專利名稱：具有連續(xù)電荷儲存介電堆棧的非揮發(fā)存儲陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于非揮發(fā)存儲器，例如電荷捕捉非揮發(fā)存儲器，特別是關(guān)于能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)非揮發(fā)存儲器。
背景技術(shù)：
一種制造一具有與非門行非揮發(fā)存儲集成電路的常用工藝是，蝕刻介于一與非門行相鄰存儲單元之間的介電堆棧材料。因為介電堆棧材料被蝕刻去掉，后續(xù)布植接面于相鄰存儲單元之間的基板內(nèi)就變得十分容易。一個通常的認知是電荷會橫向遷移進入此介電堆棧的氮化硅電荷捕捉層。如此的橫向遷移會劣化由儲存在此氮化硅電荷捕捉層所代表的資料。因此，需要一種工藝步驟，其可以蝕刻去掉介于與非門行和與非門行相鄰存儲單元之間的介電堆棧。如此蝕刻可以防止此氮化硅電荷捕捉層的電荷橫向遷移。布植通過介電堆棧材料需要此布植離子的較大布植能量，而較大的布植能量已知會對此布植離子穿過的中間材料產(chǎn)生傷害。傷害的介電堆棧材料會影響儲存電荷于此介電堆棧中的非揮發(fā)存儲器的可靠性。因此，對此額外的理由，需要一種工藝步驟，其可以在布植離子于相鄰存儲單元之間的接面前，蝕刻去掉介電堆棧。

發(fā)明內(nèi)容
本發(fā)明的一目的為提供一種集成電路裝置，包括一具有一非揮發(fā)存儲單元陣列的集成電路。此集成電路包括一基板、多條字符線存取該非揮發(fā)存儲單元陣列、多條位線存取該非揮發(fā)存儲單元陣列、一介電堆棧層位于該基板之上以及布植區(qū)域于該基板的該介電堆棧層之下。此非揮發(fā)存儲單元陣列儲存非揮發(fā)數(shù)據(jù)于由該多條字符線與該多條位線所存取的該介電堆棧層位置上。該介電堆棧層在一平面區(qū)域上是連續(xù)的且包括所述位置。布植區(qū)域于該基板的該介電堆棧層之下，該布植區(qū)域是介于所述介電堆棧層位置之間。在某些實施例中，該接面具有接面深度小于100納米，其中在該接面的接面深度處具有與一背景濃度(如基板或是井區(qū))相當?shù)臐舛取４思夹g(shù)對非揮發(fā)存儲器的耐力具有顯著及不可預(yù)期的改善。在某些實施例中，該該非揮發(fā)存儲單元陣列可以承受至少十萬次程序化-擦除循環(huán)，使得該非揮發(fā)存儲單元陣列歷經(jīng)十萬次程序化-擦除循環(huán)之后，該非揮發(fā)存儲單元陣列一程序化狀態(tài)的一臨界電壓的變異是不大于0. 3V。在某些實施例中，該該非揮發(fā)存儲單元陣列可以承受至少十萬次程序化-擦除循環(huán)，使得該非揮發(fā)存儲單元陣列歷經(jīng)十萬次程序化-擦除循環(huán)之后，該非揮發(fā)存儲單元陣列的一自我提升干擾區(qū)間至少為4V。此非揮發(fā)存儲體的耐力的不可預(yù)期的改善并非依靠一直觀的機制。耐力劣化最重要的機制是因為接口狀態(tài)產(chǎn)生(Nit)。接口狀態(tài)產(chǎn)生是因為介于硅基板與此介電堆棧'堅的一接口受到傷害，其產(chǎn)生懸蕩鍵結(jié)。這些懸蕩鍵結(jié)經(jīng)常是與氫離子的移動相關(guān)。舉例而言，因為硅-氫之間的建捷并非一個很強的鍵結(jié)，這些與氫離子連接的懸蕩鍵結(jié)會在相對低溫就斷掉，且氫會向外擴散出薄膜。然而，對一連續(xù)的介電堆棧，此氮層可以做為一氫的密封層。氫會保留在薄膜中，以幫助保持住與氫離子連接的懸蕩鍵結(jié)。在某些實施例中，該介電堆棧層連續(xù)的部分阻擋自該基板向外擴散的氫。在某些實施例中，該非揮發(fā)存儲單元陣列成多個與非門行。在某些實施例中，介電堆棧層包含一隧穿介電層、一電荷捕捉介電層及一阻擋介電層。隧穿介電層與該多條字符線的一字符線和該基板的一通道表面的一種連接，電荷捕捉介電層介于該隧穿介電層與該多條字符線的該字符線和該基板的該通道表面的另一種之間，而阻擋介電層位于該電荷捕捉介電層與該多條字符線的該字符線和該基板的該通道表面的該另一種之間。舉例而言，此隧穿介電層與一字符線接觸，此電荷捕捉層介于隧穿介電層與通道表面之間，而阻擋介電層位于該電荷捕捉介電層與通道表面之間；或是此隧穿介電層與此基板的通道表面接觸，此電荷捕捉層介于隧穿介電層與字符線之間，而阻擋介電層位于該電荷捕捉介電層與字符線之間。在一實施例中，此捕捉層是一可靠的氮化硅，其具有非常深的陷阱以儲存電荷，如此電荷不會橫向的移動。在某些實施例中，隧穿介電層包括一第一氧化硅層具有一小于等于15埃的厚度、 一氮化硅層具有一小于等于30埃的厚度、及一第二氧化硅層具有一小于等于35埃的厚度。本發(fā)明的另一目的為提供一種形成一存儲集成電路的方法，該方法包括提供該存儲集成電路的一基板；形成一介電堆棧層于該基板之上形成多條字符線于該介電堆棧層之上；以及布植通過該介電堆棧層以形成接面，使得所述接面形成于該介電堆棧層一連續(xù)的部分之下，其中該存儲集成電路具有一非揮發(fā)存儲單元陣列儲存非揮發(fā)數(shù)據(jù)于該介電堆棧層位置上，所述位置安排成由多條位線所存取的行及由該多條字符線所存取的列，其中該介電堆棧層該連續(xù)的部分延伸在一平面區(qū)域上，該平面區(qū)域包括由該多條字符線與該多條位線所存取的該非揮發(fā)存儲單元陣列的所述位置。此處描述許多不同的實施例。在一實施例中，具有一至少為20keV的布植能量。在一實施例中，具有一小于IOEHcm2的布植劑量。


本發(fā)明是由權(quán)利要求范圍所界定。這些和其它目的，特征，和實施例，會在下列實施方式的章節(jié)中搭配附圖被描述，其中圖1顯示一非揮發(fā)存儲器與非門(NAND)行的剖面圖，其具有電荷捕捉介電堆棧材料在此與非門(NAND)行相鄰存儲單元之間被蝕刻開來。
圖2顯示一非揮發(fā)存儲器與非門(NAND)行的剖面圖，其具有連續(xù)的電荷捕捉介電堆棧材料在此與非門(NAND)行相鄰存儲單元之間。圖3顯示一非揮發(fā)存儲器多重與非門(NAND)行的剖面圖，其是在一延伸進入而穿出頁面的位線方向觀察且具有連續(xù)的電荷捕捉介電堆棧材料在此與非門(NAND)行相鄰存儲單元之間。圖4顯示一非揮發(fā)存儲器多重與非門(NAND)行的剖面圖，其是在一延伸進入而穿出頁面的字符線方向觀察且具有連續(xù)的電荷捕捉介電堆棧材料在此與非門(NAND)行相鄰存儲單元之間。圖5顯示穿過此介于非揮發(fā)存儲器與非門(NAND)行相鄰存儲單元之間連續(xù)的電荷捕捉介電堆棧材料的淺接面布植的示意圖。圖6顯示具有電荷捕捉介電堆棧材料在多重與非門相鄰存儲單元之間被蝕刻開來的程序化臨界電壓及擦除臨界電壓與程序化-擦除循環(huán)數(shù)目的關(guān)系圖。圖7顯示具有連續(xù)的電荷捕捉介電堆棧材料在多重與非門相鄰存儲單元之間的程序化臨界電壓及擦除臨界電壓與程序化-擦除循環(huán)數(shù)目的關(guān)系圖。圖8顯示一非揮發(fā)存儲器相鄰兩個與非門(NAND)行的簡化電路示意圖，如此具有連續(xù)的電荷捕捉介電堆棧材料在此與非門(NAND)行及介于相鄰存儲單元之間，根據(jù)此自我提升方法進行一選取存儲單元的程序化。圖9顯示根據(jù)圖8以改善與非門(NAND)存儲器的一臨界電壓偏移(選取被程序化的存儲單元，及與此被選取的存儲單元的相鄰存儲單元)與一程序化操作的字符線通過電壓的關(guān)系圖，其結(jié)果顯示此自我提升Vpass分布區(qū)間。圖10顯示根據(jù)圖8以改善與非門(NAND)存儲器的一臨界電壓偏移(選取被程序化的新存儲單元、選取被程序化的超過100，000次循環(huán)存儲單元、及與此被選取的新存儲單元相鄰的新存儲單元、及與此被選取的超過100，000次循環(huán)存儲單元相鄰的新存儲單元)與一程序化操作的字符線程序化電壓的關(guān)系圖。圖11顯示一改良與非門(NAND)陣列中一能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)存儲單元的簡要示意圖。圖12為低電場下一 BE-SONOS存儲晶體管的多層隧穿介電堆棧的能階示意圖。圖13為高電場下一 BE-SONOS存儲晶體管的多層隧穿介電堆棧進行電洞隧穿的能階示意圖。圖14為類似于圖11的一能隙工程(BE-SONOS)存儲單元的柵極堆棧簡化示意圖， 顯示根據(jù)一實施例進行一擦除操作時的電場及隧穿電流。圖15A到圖15D顯示一個如圖11中的能隙工程(BE-SONOS)存儲單元阻擋介電層中的傳導(dǎo)帶圖式，其中圖15A是單一氧化硅層、圖15B是單一氧化鋁層、圖15C是氧化硅/ 氧化鋁層堆棧的第一范例、而圖15D是氧化硅/氧化鋁層堆棧的第二范例，其具有較厚的氧
化鋁厚度。圖16為包含此處所描述的使用具有改良與非門(NAND)行的存儲陣列的集成電路的簡化方塊圖。
具體實施方式
圖1顯示一非揮發(fā)存儲器與非門(NAND)行的剖面圖，其具有電荷捕捉介電堆棧材料在此與非門(NAND)行相鄰存儲單元之間被蝕刻開來。此被蝕刻的介電堆棧材料，(例如0N0)提供在剩下的介電堆棧材料之間較容易的布植。舉例而言，進行淡摻雜N+布植。圖2顯示一非揮發(fā)存儲器與非門(NAND)行的剖面圖，其具有連續(xù)的電荷捕捉介電堆棧材料在此與非門(NAND)行相鄰存儲單元之間。雖然蝕刻不會切開介電堆棧，接面布植可穿過此介電堆棧而形成淺接面。圖3顯示一非揮發(fā)存儲器多重與非門(NAND)行的剖面圖，其是在一延伸進入而穿出頁面的位線方向觀察且具有連續(xù)的電荷捕捉介電堆棧材料在此與非門(NAND)行相鄰存儲單元之間。此剖面圖顯示連續(xù)的電荷捕捉介電堆棧材料在位線方向上，而此連續(xù)的電荷捕捉介電堆棧材料是平面的。如圖所示，此名詞“平面的”并不是表示完美的平面，而是通常對半導(dǎo)體工藝(如蝕刻、成長及沉積)而言是二維的。圖4顯示一非揮發(fā)存儲器多重與非門(NAND)行的剖面圖，其是在一延伸進入而穿出頁面的字符線方向觀察且具有連續(xù)的電荷捕捉介電堆棧材料在此與非門(NAND)行相鄰存儲單元之間。此剖面圖顯示連續(xù)的電荷捕捉介電堆棧材料在字位線方向上。圖5顯示穿過此介于非揮發(fā)存儲器與非門(NAND)行相鄰存儲單元之間連續(xù)的電荷捕捉介電堆棧材料的淺接面布植的示意圖。此淺接面布植的通常條件為以下，此淺接面布植的能量必須夠高(如大于 20keV)以穿過此介電堆棧材料(例如0Ν0Ν0)。此外，最好是一個較淺的接面，因為其可以提供較佳的短通道效應(yīng)。此淡摻雜接面的劑量是小于lE14cm 2。在此例示范例中，布植的雜質(zhì)是砷，能量是30keV，劑量是小于3E13cm_2。如此一個非常淡摻雜的接面可以避免傷害此ONO薄膜。此淡摻雜的接面對與非門 (NAND)存儲器而言是理想的，其不需要一個高的讀取電流。對CMOS邏輯而言，此淡摻雜的接面則不是那么理想，必須再摻雜濃一點?！愣裕藴\接面的深度是小于通道長度。舉例而言，對于一個30納米的與非門(NAND)快閃裝置，此接面的深度是小于30納米。同時，此接面也是淡摻雜的使得短通道效應(yīng)可以被改善(對與非門快閃裝置，也需要良好的自我提升特性)。圖6顯示具有電荷捕捉介電堆棧材料在多重與非門相鄰存儲單元之間被蝕刻開來的程序化臨界電壓及擦除臨界電壓與程序化-擦除循環(huán)數(shù)目的關(guān)系圖。圖7顯示具有連續(xù)的電荷捕捉介電堆棧材料在多重與非門相鄰存儲單元之間的程序化臨界電壓及擦除臨界電壓與程序化-擦除循環(huán)數(shù)目的關(guān)系圖。圖6與圖7的比較顯示此技術(shù)實施例的優(yōu)點。在圖6中，四個與非門(NAND)存儲單元樣本其在相鄰存儲單元間的電荷捕捉介電堆棧材料被蝕刻去掉，此擦除狀態(tài)的臨界電壓在程序化及擦除循環(huán)的數(shù)目1至10000次區(qū)間內(nèi)，自大約IV提升至2. 7-3. 7V的范圍；而程序化狀態(tài)的臨界電壓在程序化及擦除循環(huán)的數(shù)目1至10000次區(qū)間內(nèi)，自5. 1-5. 4V的范圍提升至大約6.0-6. 7V的范圍。在圖6中，在程序化及擦除循環(huán)的數(shù)目1至10000次區(qū)間內(nèi)，臨界電壓是大幅提升，對擦除狀態(tài)而言大約提升中等的2. 2V而對程序化狀態(tài)而言大約提升中等的1. IV。相對而言，在圖7中，四個與非門(NAND)存儲單元樣本其在相鄰存儲單元間的電荷捕捉介電堆棧材料是連續(xù)的，此擦除狀態(tài)的臨界電壓在程序化及擦除循環(huán)的數(shù)目1至 10000次區(qū)間內(nèi)，自大約0. 6-1. 4V改變至約0. 8-1. 6的范圍；而程序化狀態(tài)的臨界電壓在程序化及擦除循環(huán)的數(shù)目1至10000次區(qū)間內(nèi)，自約4. 9-5. IV的范圍改變至大約4. 8-5. 2V 的范圍。在圖7中，雖然程序化及擦除循環(huán)的數(shù)目自1次增加至10000次，程序化及擦除狀態(tài)的臨界電壓大致維持一定值。因此，根據(jù)圖6與圖7的比較顯示此多重與非門(NAND)存儲單元技術(shù)在相鄰存儲單元間具有連續(xù)的電荷捕捉介電堆棧材料時，在程序化及擦除循環(huán)的數(shù)目1至10000次區(qū)間內(nèi)具有更穩(wěn)定的臨界電壓行為。圖8顯示一非揮發(fā)存儲器相鄰兩個與非門(NAND)行的簡化電路示意圖，如此具有連續(xù)的電荷捕捉介電堆棧材料在此與非門(NAND)行及介于相鄰存儲單元之間，根據(jù)此自我提升方法進行一選取存儲單元的程序化。此源極選取線(SSL)晶體管是開啟的，而整體選取線(GSL)晶體管是關(guān)閉的。即將被程序化的存儲單元其位線電壓被設(shè)定為0V，而即將被程序化抑制的存儲單元其位線電壓被設(shè)定為Vss。一個OV的位線電壓會將此相關(guān)單元的與非門(NAND)串行的通道與地連接。當程序化電壓被施加至所選取存儲單元的柵極時，介于柵極與通道之間的大電位差導(dǎo)致F-N電子隧穿至浮動?xùn)艠O，而程序化此存儲單元。在程序化抑制的存儲單元，此Vss位線初始預(yù)充電相關(guān)的通道。當此相關(guān)單元的與非門(NAND)串行的字符線被升壓時(選取字符線至程序化電壓而非選取字符線至通過電壓)，通過控制柵極、浮動?xùn)艠O、通道及基板的串聯(lián)電容被耦合且通道電位自我提升。圖9顯示根據(jù)圖8以改善與非門(NAND)存儲器的一臨界電壓偏移(選取被程序化的存儲單元，及與此被選取的存儲單元的相鄰存儲單元)與一程序化操作的字符線通過電壓的關(guān)系圖，其結(jié)果顯示此自我提升Vpass分布區(qū)間。此自我提升的Vpass分布區(qū)間是介于選取被程序化的存儲單元的臨界電壓偏移與此被選取的存儲單元的相鄰存儲單元之間的一最大差值。存儲單元A是對應(yīng)選取被程序化的存儲單元。存儲單元B是對應(yīng)另一存儲單元其具有與存儲單元A相同的字符線，且其是在接收程序化抑制位線電壓的相鄰的與非門 (NAND)行。存儲單元C是對應(yīng)另一存儲單元其是與存儲單元A在相同的與非門(NAND)行， 且其具有一字符線接收一通過電壓。而存儲單元D是對應(yīng)另一存儲單元其既不分享與存儲單元A相同的與非門(NAND)行，也不分享相同的一字符線。增加Vpass顯示抑制VPGM干擾，但是增加Vpass干擾。類似地，減少Vpass顯示增加VPGM干擾，但是抑制Vpass干擾。Vpass-lOV是最佳的條件。此沒有干擾的存儲區(qū)間是超過4V。圖10顯示根據(jù)圖8以改善與非門(NAND)存儲器的一臨界電壓偏移(選取被程序化的新存儲單元、選取被程序化的超過100，000次循環(huán)存儲單元、及與此被選取的新存儲單元相鄰的新存儲單元、及與此被選取的超過100，000次循環(huán)存儲單元相鄰的新存儲單元)與一程序化操作的字符線程序化電壓的關(guān)系圖。此A、B、C、D的存儲單元標示是與圖9相同。超過100，000次循環(huán)存儲單元仍顯示出成功的自我提升干擾區(qū)間。此處所描述的存儲單元是使用多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(SONOS) 型態(tài)的存儲單元。存儲單元也可以是能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅 (BE-SONOS)裝置。BE-SONOS技術(shù)已經(jīng)被證實可以提供絕佳的表現(xiàn)，克服了許多傳統(tǒng)SONOS 型態(tài)存儲單元的擦除速度、耐久力及電荷保持等問題。關(guān)于能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)裝置的進一步信息， 可以參閱 2008年7月 30 日所申請的名稱為“High-K CappedBlocking Dielectric Bandgap Engineering SONOS and MONOS“申請?zhí)?12/182318 的美國專利申請案。圖11顯示一改良與非門(NAND)陣列中一能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)存儲單元的簡要示意圖。圖中所示為使用一多層堆棧阻擋介電層及一能隙工程介電隧穿層的與非門 (NAND)陣列中的一個電荷捕捉存儲單元。此存儲單元包括一通道10、一源極11與一汲極 12于鄰接此通道的半導(dǎo)體主體內(nèi)。一柵極于18電荷儲存結(jié)構(gòu)之上，其包含多層堆棧介電材料的阻擋介電層、電荷捕捉層及隧穿層，其是作為電荷儲存結(jié)構(gòu)。作為一代表性實施例中的柵極18，包括ρ+多晶硅。但也可以使用N+多晶硅。其它實施例中，柵極18可使用金屬、金屬化合物或前二者的組合，像是鉬、氮化鉭、金屬硅化物、鋁或其它金屬或金屬化合物柵極材料(如鈦、氮化鈦、鉭、釕、銥、二氧化釕、二氧化銥、 鎢、氮化鎢及其它物材料)。于某些實施例中，較佳是使用功函數(shù)大于4電子伏特的材料，更佳是使用功函數(shù)大于4. 5電子伏特的材料。各種可應(yīng)用在柵極終端的高功函數(shù)材料可參見美國專利第6，912，163號。所述材料通常是使用濺鍍或物理氣相沉積技術(shù)來沉積，且可利用活性離子蝕刻來進行圖案化。在圖11所示的實施例中，介電隧穿層包含復(fù)合材料，包括稱為電洞隧穿層的一第一層13，其為二氧化硅層于通道10的表面10a，是利用如現(xiàn)場蒸汽產(chǎn)生(in-situ steam generation, ISSG)的方法形成，并選擇性地利用沉積后一氧化氮退火或于沉積過程中加入一氧化氮的方式來進行氮化。第一層13中的二氧化硅的厚度是小于20埃，最好是15?；蚋?。在一代表性實施例中為10埃或是12埃厚。第二層(稱為能帶補償層)14的氮化硅層是位于第一層13之上，且其是利用像是低壓化學(xué)氣相沉積LPCVD的技術(shù)，于680°C下使用二氯硅烷(dichl0r0Silane，DCS)與氨的前驅(qū)物來形成。于其它工藝中，能帶補償層包括氮氧化硅，其是利用類似的工藝及一氧化二氮前驅(qū)物來形成。氮化硅層14的厚度是小于30埃，且較佳為25埃或更小。第二二氧化硅層15 (稱為隔離層)是位于氮化硅層14上，且其是利用像是LPCVD 高溫氧化物HTO沉積的方式形成。第二二氧化硅層15是小于35埃，且較佳為25埃或更小。第一處的價帶能階是可使電場足以誘發(fā)電洞隧穿通過該第一處與半導(dǎo)體本體接口間的薄區(qū)域，且其亦足以提升第一處后的價帶能階，以有效消除第一處后的經(jīng)處理的隧穿介電層內(nèi)的電洞隧穿現(xiàn)象。此種結(jié)構(gòu)，具有”倒U”形狀的價帶，除了可達成電場輔助的高速電洞隧穿外，其亦可在電場不存在或為了其它操作目的(像是從存儲單元讀取資料或程序化鄰近的存儲單元)而僅誘發(fā)小電場的情形下，有效的預(yù)防電荷流失通過經(jīng)工程隧穿阻障結(jié)構(gòu)。于一代表性的裝置中，經(jīng)工程隧穿介電層包含一超薄氧化硅層01 (例如小于等于
10CN 102237366 A
說明書
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18埃)、超薄氮化硅層m (例如小于等于30埃)以及超薄氧化硅層02 (例如小于等于35 埃)所組成，且其可在和半導(dǎo)體本體的接口起算的一個15?；蚋〉难a償下，增加約2. 6 電子伏特的價帶能階。由一低價帶能階區(qū)域(高電洞隧穿阻障)與高傳導(dǎo)帶能階，02層可將附層與電荷捕捉層分開一第二補償(例如從接口起算約30埃至45埃)。由于第二處距離接口較遠，足以誘發(fā)電洞隧穿的電場可提高第二處后的價帶能階，以使其有效地消除電洞隧穿阻障。因此，02層并不會嚴重干擾電場輔助的電洞隧穿，同時又可增進經(jīng)工程隧穿介電層在低電場時阻絕電荷流失的能力。此處所描述的存儲單元包括柵極通常是多晶硅，例如η+多晶硅，或是例如是鋁的金屬。在替代實施例中，柵極可以包含功函數(shù)大于η+多晶硅的材料，例如ρ+多晶硅、鉬、氮化鉭、及其它具有合適的功函數(shù)、導(dǎo)電性和工藝兼容的材料。關(guān)于介電隧穿層結(jié)構(gòu)的詳細說明請同時配合參考圖12和圖13。于本實施例中，一電荷捕捉層16包括厚度大于等于50埃的氮化硅，舉例來說，厚度約70埃的氮化硅，且其是利用如LPCVD方式形成。本發(fā)明也可使用其它電荷捕捉材料與結(jié)構(gòu)，包括像是氮氧化硅(SixOyNz)、高含硅量的氮化物、高含硅量的氧化物， 包括內(nèi)嵌納米粒子的捕捉層等等。2006年11月23號公開，名稱為“Novel Low Power Non-Volatile Memory andGate Mack”，發(fā)明人為 Bhattacharyya 的美國專利申請公開號第US2006/(^61401 Al號揭露了多種可使用的電荷捕捉材料。在此實施例中的阻擋介電層包含一堆棧，其包括一緩沖層17A及一高介電常數(shù)覆蓋層17B。此處的高介電常數(shù)是指介電常數(shù)大于7，像是以下這些材料均具有此特性三氧化二鋁、二氧化鉿、二氧化鋯、三氧化二鑭、氧硅化鋁、氧硅化鉿、氧硅化鋯等。緩沖層是氧化硅，可以使用將氮化硅進行濕式轉(zhuǎn)換的濕爐管氧化工藝。在其它實施例中則可以使用高溫氧化物(HTO)或是LPCVD沉積方式形成的氧化硅。一氧化鋁覆蓋介電層可先進行原子氣相沉積，之后并配合在約900°C下進行60秒快速熱退火以強化形成的薄膜。由采用前述工藝，得以形成缺陷極少的氧化硅層以及由高介電常數(shù)和高傳導(dǎo)帶補償材料(如氧化鋁)的覆蓋層，二者一同提供具有良好電荷維持特性與低擦除飽和電壓的阻擋介電層。因此，不但可降低等效氧化層厚度(Ε0Τ)，還可降低操作電壓。在一代表性實施例中，第一層13中的二氧化硅的厚度是為13埃；能帶補償層14 的氮化硅層厚度是為20埃；隔離層15的二氧化硅層層厚度是為25埃；電荷捕捉層16的氮化硅層厚度是為70埃；及阻擋介電層17A、17B可以是厚度介于5到90埃之間的氧化硅，和具有厚度介于5到90埃之間的氧化鋁作為一覆蓋層。柵極材料可以是ρ+多晶硅(其功函數(shù)為5. 1電子伏特)。為了改善保持特性，氧化硅的厚度最好是大于30埃。此外，對于氧化硅(介電常數(shù)為3.9)與氧化鋁(介電常數(shù)約為8)的結(jié)合，發(fā)現(xiàn)阻擋介電層頂層17B的厚度與底層17B的厚度比值可以小于2。一般來說，頂層17B的厚度可以小于兩者之間介電常數(shù)的比值(8/3. 9)乘上底層17A的厚度。因此，本實施例的阻擋介電層包括一與電荷捕捉介電層接觸的第一層17A以及一和通道表面與門極的另一種接觸的第二層17B，其中第一層17A具有一介電常數(shù)κ 1，第二層17B具有一大于κ 1的介電常數(shù)κ 2，且第二層的厚度是小于該第一層的厚度乘以κ2/κ1。對于氧化鋁作為頂覆蓋層，其介電常數(shù)約為8而電子阻障高度或傳導(dǎo)帶補償為大于3電子伏特以獲得擦除飽和Vfb< -2V。由于氧化鋁的阻障高度通常與二氧化硅約略相等，具有N+多晶硅柵極的氧化鋁的電子阻障高度或傳導(dǎo)帶補償為約3. 1電子伏特。在此處所描述的存儲單元范例中，為了在低于20伏特獲得一合理的操作速度(程序化及擦除)，此介于柵極與通道之間的多層堆棧的整體等效氧化層厚度(EOT)(例如，高介電系數(shù)層-0-Ν-0-Ν-0，及高介電系數(shù)層-O-N-O高介電系數(shù)層-0-N-0)應(yīng)小于160埃。此能隙工程(BE) ONO隧穿阻障層或是單一氧化硅隧穿氧化層的等效氧化層厚度(EOT)通常在 40到55埃范圍之間，最好是在45到50埃范圍之間，及氮化硅電荷捕捉層的等效氧化層厚度(EOT)通常在25到40埃范圍之間，最好是在30到35埃范圍之間。因此，此處所描述的存儲單元其多層堆棧(例如氧化硅緩沖層和氧化鋁)的整體等效氧化層厚度(EOT)是小于 95埃，最好是在75到85埃范圍之間。圖12為介電隧穿結(jié)構(gòu)的傳導(dǎo)帶與價帶的能階示意圖，其中該介電隧穿結(jié)構(gòu)包括圖11所示的一能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)存儲單元， 其包含在低電場下的能帶補償技術(shù)。圖中所示為介電隧穿結(jié)構(gòu)的傳導(dǎo)帶與價帶的能階示意圖，其中該介電隧穿結(jié)構(gòu)包括圖11所示的層13-15的堆棧，圖中可看出一“U形”傳導(dǎo)帶與一“倒U形”價帶。由圖右側(cè)開始，半導(dǎo)體本體的能隙乃于區(qū)域30，電洞隧穿層的價帶與傳導(dǎo)帶乃于區(qū)域31，補償層的能隙乃于區(qū)域32，隔離層的價帶與傳導(dǎo)帶乃于區(qū)域33，而電荷捕捉層的價帶與傳導(dǎo)帶乃于區(qū)域34。由于區(qū)域31、32、33內(nèi)隧穿介電層的傳導(dǎo)帶相較于能陷的能階而言較高，故捕捉于電荷捕捉區(qū)34的電子(以一個圓圈內(nèi)包著負號來表示)并無法隧穿至通道內(nèi)的傳導(dǎo)帶。電子隧穿的機率與隧穿介電層內(nèi)“U形”傳導(dǎo)帶下的區(qū)域相關(guān)聯(lián)，也與具有能陷的能階的一條至通道的水平線上的區(qū)域相關(guān)聯(lián)。因此，在低電場的條件下，電子隧穿現(xiàn)象不太可能發(fā)生。相同地，區(qū)域30內(nèi)通道的價帶中的電洞則受到區(qū)域31、32、33全部厚度以及通道接口處高電洞隧穿阻障高度的阻擋，以致其無法隧穿至電荷捕捉層(區(qū)域34)。電洞隧穿的機率與隧穿介電層內(nèi)「反U形」價帶上的區(qū)域相關(guān)聯(lián)，也與具有通道的能階的一條至電荷捕捉層的水平線下的區(qū)域相關(guān)聯(lián)。因此，在低電場的條件下，電洞隧穿現(xiàn)象不太可能發(fā)生。在一代表性實施例中，其中電洞隧穿層包括二氧化硅，約4. 5電子伏特的電洞隧穿阻障高度可防止電洞隧穿。氮化硅內(nèi)的價帶(1.9電子伏特)仍低于通道內(nèi)的價帶，因此，隧穿介電結(jié)構(gòu)的區(qū)域31、32、33內(nèi)的價帶仍遠低于通道區(qū)域30內(nèi)的價帶。據(jù)此，本發(fā)明一實施例所描述的隧穿層具有能帶補償特征，包括位于半導(dǎo)體本體接口處的薄區(qū)域(區(qū)域31)內(nèi)相對較大的電洞隧穿阻障高度，以及距通道表面不到2納米處的第一位置的價帶能階的增加37。 此外，由提供具有相對高隧穿阻障高度材料的薄層(區(qū)域3 ，能帶補償特征也包括與通道分開的第二位置的價帶能階的減少38，形成反U形的價帶形狀。相類似地，由選擇相同的材料，傳導(dǎo)帶是具有一 U形的形狀。圖13為介電隧穿結(jié)構(gòu)的能帶意圖，其中該介電隧穿結(jié)構(gòu)包括圖11所示的一能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-S0N0Q存儲單元，其包含在低電場下的能帶補償技術(shù)。圖中顯示為了誘發(fā)電洞隧穿(于圖12中，01層的厚度約為15埃)，于隧穿區(qū)域 31中施加約-12百萬伏特/公分的電場下介電隧穿結(jié)構(gòu)的能帶圖。于電場中，價帶由通道表面處向上傾斜。因此，在離通道表面一補償距離處，隧穿介電結(jié)構(gòu)內(nèi)的價帶于價帶能階中明顯的增加，同時在圖中可見其增加到高過通道區(qū)域的價帶內(nèi)的能帶能量。因此，當區(qū)域內(nèi) (于圖12中的陰影區(qū)域)的價帶能階與隧穿堆棧內(nèi)傾斜的反U形價帶上的價帶能階之間的面積減少時，電洞隧穿的機率將大幅增加。于高電場下，能帶補償可有效地由隧穿介電層處消除區(qū)域32內(nèi)的補償層與區(qū)域33內(nèi)的隔離層的阻障效應(yīng)。因此，在相對小電場(例如 E小于14百萬伏特/公分)下，隧穿介電層可以產(chǎn)生較大的電洞隧穿電流。隔離層(區(qū)域33)將補償層(區(qū)域32)與電荷捕捉層(區(qū)域34)隔離開，對于電子與電洞在低電場下，此可增加有效阻障能力，并增進電荷維持。于本實施例中，補償層(區(qū)域32)的厚度必須夠薄，以致其具有可忽略的電荷捕捉效能。此外，補償層為介電層而不具導(dǎo)電性。因此，對于使用氮化硅的實施例，補償層的厚度較佳是小于30埃，而更佳是為25?；蚋　τ诓捎枚趸璧膶嵤├齺碚f，電洞隧穿區(qū)域31的厚度應(yīng)小于20埃，且較佳是小于15埃。舉例來說，于一較佳實施例中，電洞隧穿區(qū)域31為13?；?0埃的二氧化硅， 且其是經(jīng)過如前所述的氮化處理，以得到超薄氮氧化硅。本發(fā)明的實施例中，隧穿介電層可使用氧化硅、氮氧化硅及氮化硅的組合材料，且其中各層之間并無明顯的過渡狀態(tài)，只要該種組合材料可提供前述的反U形價帶。而在離有效電洞隧穿所需的通道表面該補償距離處，隧穿介電層的價帶能階具有變化。此外，其它材料的組合也可應(yīng)用于能帶補償技術(shù)中。對于依靠電洞隧穿的SONOS型存儲器的隧穿介電層來說，其重點在于提高“電洞隧穿”的效能而非電子隧穿，且目前此問題也已有了解決方案。舉例來說，對于利用厚度夠薄的二氧化硅來提供較大的電洞隧穿的隧穿介電結(jié)構(gòu)而言，其厚度將會因為太薄而無法有效阻障電子隧穿引起的電荷流失。而由工程適當?shù)奶幚韯t可增進電子隧穿的效能。據(jù)此，利用能隙工程將可提升利用電子隧穿而進行的程序化以及利用電洞隧穿而進行的擦除操作。在某些替代實施例中，此多層隧穿堆?？梢杂脗鹘y(tǒng)MONOS裝置中的單一隧穿氧化層或是其它的隧穿結(jié)構(gòu)取代。業(yè)界已熟知雖然傳統(tǒng)的MONOS裝置(隧穿氧化層厚度大于3 納米)具有良好的資料保持能力，但是因為氧化硅頂氧化層并不能很好地抑制柵極注射， 所以其擦除飽和階級對NAND應(yīng)用來說是太高的。因此，MAN0S/TAN0S根據(jù)上述原因被提出，這些結(jié)構(gòu)使用氧化鋁(介電常數(shù)約為8) 來取代氧化硅(介電常數(shù)為3. 9)。其擦除飽和階級被大幅地降低，因此，MANOS裝置具有較 MONOS裝置為低的擦除飽和階級與較大的存儲區(qū)間。但是，使用單一層高介電常數(shù)介電層或許會造成新的可靠性問題。這是因為高介電常數(shù)介電層較傳統(tǒng)的氧化硅頂氧化層會有更高的漏電流。因此，使用單一層高介電常數(shù)介電層并不能提供資料保持可靠性。如同此處所描述的，一層額外的高介電常數(shù)介電層覆蓋于MONOS的氧化硅頂氧化層之上。這種新的結(jié)構(gòu)因為此緩沖層具有較低的漏電流即可以在捕捉層(氮化硅)與緩沖層(氧化硅)之間的接口形成深的陷阱，而具有良好的資料保持能力及讀取分布特性。此外，此上層高介電常數(shù)介電層可以因為其高介電常數(shù)而抑制柵極注射，因此本發(fā)明可以提供適合做為NAND快閃應(yīng)用的較低擦除飽和階級及較大的存儲區(qū)間。圖14為類似于圖11的一能隙工程(BE-SONOS)存儲單元的柵極堆棧簡化示意圖， 顯示根據(jù)一實施例進行一擦除操作時的電場及隧穿電流。此例示附圖顯示柵極堆棧于一擦除程序時的動態(tài)電場。此柵極堆棧包含一電洞隧穿層43、能帶補償層44、以及一隔離層45，其組合是作為此裝置的介電隧穿層。一電荷捕捉層46在此顯示于介電隧穿層之上。一阻擋介電層包含一多層堆棧的緩沖層47A及覆蓋層47B以將柵極48與電荷捕捉層46分隔。在擦除程序時，電場會由施加于存儲單元的通道和柵極的偏壓V1^PVe誘發(fā)，導(dǎo)致一穿過介電隧穿層43、44和45的電場ETra 50以及一穿過阻擋介電層47A和47B的電場& 51。此穿過介電隧穿層的電場Etun 50大小足以誘發(fā)電洞隧穿電流52至電荷捕捉層46中。而因為其較高的介電常數(shù)比3. 9/k，造成穿過阻擋介電層的覆蓋層47B的電場& 51大小相對于穿過阻擋介電層的氧化硅緩沖層47A的大小被等比例減少了，其中3. 9是二氧化硅的介電常數(shù)而k則是覆蓋層47B的介電常數(shù)。因此，因為柵極48的電子親和性，相對較低的電場& 51及阻擋介電層47A/47B的厚度，電子隧穿電流 53被有效的阻擋，允許較大的存儲區(qū)間而不會有擦除飽和效應(yīng)。在此所教示的存儲裝置可以在擦除時施加至柵極和半導(dǎo)體主體偏壓足夠低的情況下，產(chǎn)生相對小電場(例如E小于 14百萬伏特/公分)穿越隧穿介電層，而在阻擋介電層具有一相對應(yīng)的較低電場。圖15A到圖15D顯示一個如圖11中的能隙工程(BE-SONOS)存儲單元阻擋介電層中的傳導(dǎo)帶附圖，其中圖15A是單一氧化硅層、圖15B是單一氧化鋁層、圖15C是氧化硅/ 氧化鋁層堆棧的第一范例、而圖15D是氧化硅/氧化鋁層堆棧的第二范例，其具有較厚的氧化鋁厚度。由這些圖標中可以理解電子自柵極注入的隧穿機率。這些材料中的電場大小是由傳導(dǎo)帶的斜率表示。因此，在圖15C和圖15D中標示為03的二氧化硅緩沖層的對應(yīng)區(qū)域， 與氧化鋁覆蓋層的對應(yīng)區(qū)域相較具有一較大的斜率。在柵極接口的傳導(dǎo)帶補償是由此傳導(dǎo)帶的階梯高度所反映。對圖15A所示的能障工程SONOS裝置而言，因為電場是較大的關(guān)系所以即使通過一個相對大的傳導(dǎo)帶補償其隧穿機率是相對高的。對圖15B所示的實施例其具有一氧化鋁阻擋介電層，因為由相對高的介電常數(shù)(例如大于7)導(dǎo)致的低傳導(dǎo)帶斜率的關(guān)系，且因為傳導(dǎo)帶補償仍維持在相對高(例如大于3eV)的情況下，所以其隧穿機率是相對小的。圖15C和圖15D建議只要氧化鋁頂層的厚度大于一最小值的話，此具有氧化硅緩沖層及氧化鋁頂層的多層堆棧的柵極注入隧穿機率是差不多的。因此，圖15C中具有較薄氧化鋁的實施例的隧穿機率是與圖15D中具有較厚氧化鋁的實施例幾乎相同的。圖16為包含此處所描述的使用具有改良與非門(NAND)行的存儲陣列的集成電路的簡化方塊圖。一集成電路1650包括此處所描述的使用具有改良與非門(NAND)行的存儲陣列1600。一字符線(或列)和區(qū)塊選擇解碼器1601是耦接至，且與其電性通訊，多條字符線1602及串行選擇線，并沿著存儲陣列1600的列方向排列。一位線(或行)解碼器和驅(qū)動器1603是耦接至，且與其電性通訊，復(fù)數(shù)字符線1604，其是沿著存儲單元陣列1600的行方向排列以自讀取數(shù)據(jù)，或是寫入數(shù)據(jù)至，存儲單元陣列1600的存儲單元中。地址是通過總線1605提供至字符線和區(qū)塊選擇解碼器1601及位線解碼器1603。方塊1606中的感應(yīng)放大器與資料輸入結(jié)構(gòu)，包含作為讀取、程序化和擦除模式的電流源，是通過總線1607耦接至位線解碼器1603。資料是由集成電路1650上的輸入/輸出端口通過資料輸入線1611 傳送至方塊1606的資料輸入結(jié)構(gòu)。資料是由方塊1606中的感應(yīng)放大器，通過資料輸出線 1615，傳送至集成電路1650上的輸入/輸出端口或其它集成電路1650內(nèi)或外的資料目的地。雖然本發(fā)明是已參照實施例來加以描述，然本發(fā)明創(chuàng)作并未受限于其詳細描述內(nèi)容。替換方式及修改樣式是已于先前描述中所建議，且其它替換方式及修改樣式將為熟習(xí)此項技術(shù)的人士所思及。特別是，所有具有實質(zhì)上相同于本發(fā)明的構(gòu)件結(jié)合而達成與本發(fā)明實質(zhì)上相同結(jié)果的，皆不脫離本發(fā)明的精神范疇。因此，所有此等替換方式及修改樣式是意欲落在本發(fā)明于所附的權(quán)利要求范圍及其均等物所界定的范疇之中。
權(quán)利要求
1.一種集成電路裝置，包括一集成電路包括一非揮發(fā)存儲單元陣列，該集成電路包含 一基板；多條字符線存取該非揮發(fā)存儲單元陣列； 多條位線存取該非揮發(fā)存儲單元陣列；一介電堆棧層位于該基板之上，該非揮發(fā)存儲單元陣列儲存非揮發(fā)數(shù)據(jù)于由該多條字符線與該多條位線所存取的該介電堆棧層位置上，該介電堆棧層在一平面區(qū)域上是連續(xù)的，該平面區(qū)域包括由該多條字符線與該多條位線所存取的所述位置；以及布植區(qū)域于該基板的該介電堆棧層之下，該布植區(qū)域是介于所述介電堆棧層位置之間。
2.如權(quán)利要求1所述的集成電路裝置，其中該非揮發(fā)存儲單元陣列可以承受至少十萬次程序化-擦除循環(huán)，使得該非揮發(fā)存儲單元陣列歷經(jīng)十萬次程序化-擦除循環(huán)之后，該非揮發(fā)存儲單元陣列一程序化狀態(tài)的一臨界電壓的變異不大于0. 3V。
3.如權(quán)利要求1所述的集成電路裝置，其中該非揮發(fā)存儲單元陣列可以承受至少十萬次程序化-擦除循環(huán)，使得該非揮發(fā)存儲單元陣列歷經(jīng)十萬次程序化-擦除循環(huán)之后，該非揮發(fā)存儲單元陣列的一自我提升干擾區(qū)間至少為4V。
4.如權(quán)利要求1所述的集成電路裝置，其中該非揮發(fā)存儲單元陣列安排成多個與非門行。
5.如權(quán)利要求1所述的集成電路裝置，其中該介電堆棧層連續(xù)的部分阻擋自該基板向外擴散的氫。
6.如權(quán)利要求1所述的集成電路裝置，其中該布植區(qū)域具有接面深度小于通道長度， 其中在該布植區(qū)域的接面深度處具有與一背景濃度相同的濃度。
7.如權(quán)利要求1所述的集成電路裝置，其中該介電堆棧層包含一隧穿介電層與該多條字符線的一字符線和該基板的一通道表面的一種連接； 一電荷捕捉介電層介于該隧穿介電層與該多條字符線的該字符線和該基板的該通道表面的另一種之間；一阻擋介電層位于該電荷捕捉介電層與該多條字符線的該字符線和該基板的該通道表面的該另一種之間。
8.如權(quán)利要求1所述的集成電路裝置，其中該介電堆棧層包含一隧穿介電層與該多條字符線的一字符線和該基板的一通道表面的一種連接，該隧穿介電層包含一第一氧化硅層具有一小于等于15埃的厚度； 一氮化硅層具有一小于等于30埃的厚度；以及一第二氧化硅層具有一小于等于35埃的厚度；一電荷捕捉介電層介于該隧穿介電層與該多條字符線的該字符線和該基板的該通道表面的另一種之間；一阻擋介電層位于該電荷捕捉介電層與該多條字符線的該字符線和該基板的該通道表面的該另一種之間。
9.一種形成一存儲集成電路的方法，該方法包括提供該存儲集成電路的一基板； 形成一介電堆棧層于該基板之上 形成多條字符線于該介電堆棧層之上；以及布植通過該介電堆棧層以形成接面，使得所述接面是形成于該介電堆棧層一連續(xù)的部分之下，其中該存儲集成電路具有一非揮發(fā)存儲單元陣列儲存非揮發(fā)數(shù)據(jù)于該介電堆棧層位置上，所述位置安排成由多條位線所存取的行及由該多條字符線所存取的列，其中該介電堆棧層該連續(xù)的部分延伸在一平面區(qū)域上，該平面區(qū)域包括由該多條字符線與該多條位線所存取的該非揮發(fā)存儲單元陣列的所述位置。
10.如權(quán)利要求9所述的形成一存儲集成電路的方法，其中該非揮發(fā)存儲單元陣列可以承受至少十萬次程序化-擦除循環(huán)，使得該非揮發(fā)存儲單元陣列歷經(jīng)十萬次程序化-擦除循環(huán)之后，該非揮發(fā)存儲單元陣列一程序化狀態(tài)的一臨界電壓的變異不大于0. 3V。
11.如權(quán)利要求9所述的形成一存儲集成電路的方法，其中該非揮發(fā)存儲單元陣列可以承受至少十萬次程序化-擦除循環(huán)，使得該非揮發(fā)存儲單元陣列歷經(jīng)十萬次程序化-擦除循環(huán)之后，該非揮發(fā)存儲單元陣列的一自我提升干擾區(qū)間至少為4V。
12.如權(quán)利要求9所述的形成一存儲集成電路的方法，其中該布植具有一至少為20keV 的布植能量。
13.如權(quán)利要求9所述的形成一存儲集成電路的方法，其中該布植具有一小于 IOEHcm2的布植劑量。
14.如權(quán)利要求9所述的形成一存儲集成電路的方法，其中該非揮發(fā)存儲單元陣列安排成多個與非門行。
15.如權(quán)利要求9所述的形成一存儲集成電路的方法，其中該介電堆棧層連續(xù)的部分阻擋自該基板向外擴散的氫。
16.如權(quán)利要求9所述的形成一存儲集成電路的方法，其中所述接面具有接面深度小于通道長度，其中在所述接面的接面深度處具有與一背景濃度相當?shù)臐舛取?br> 17.如權(quán)利要求9所述的形成一存儲集成電路的方法，其中該形成該介電堆棧層包含 形成一隧穿介電層與該多條字符線的一字符線和該基板的一通道表面的一種連接； 形成一電荷捕捉介電層介于該隧穿介電層與該多條字符線的該字符線和該基板的該通道表面的另一種之間；形成一阻擋介電層位于該電荷捕捉介電層與該多條字符線的該字符線和該基板的該通道表面的該另一種之間。
18.如權(quán)利要求9所述的形成一存儲集成電路的方法，其中該形成該介電堆棧層包含 形成一隧穿介電層與該多條字符線的一字符線和該基板的一通道表面的一種連接，該隧穿介電層包含形成一第一氧化硅層具有一小于等于15埃的厚度； 形成一氮化硅層具有一小于等于30埃的厚度；以及形成一第二氧化硅層具有一小于等于35埃的厚度；形成一電荷捕捉介電層介于該隧穿介電層與該多條字符線的該字符線和該基板的該通道表面的另一種之間；形成一阻擋介電層位于該電荷捕捉介電層與該多條字符線的該字符線和該基板的該通道表面的該另一種之間。
19. 一種集成電路裝置，包括一集成電路包括一非揮發(fā)存儲單元陣列，該集成電路包含 一基板；多條字符線存取該非揮發(fā)存儲單元陣列； 多條位線存取該非揮發(fā)存儲單元陣列；一介電堆棧層功能手段位于該基板之上，該非揮發(fā)存儲單元陣列儲存非揮發(fā)數(shù)據(jù)于由該多條字符線與該多條位線所存取的該介電堆棧層位置上，該介電堆棧層功能手段在一平面區(qū)域上是連續(xù)的，該平面區(qū)域包括由該多條字符線與該多條位線所存取的所述介電堆棧層位置；以及布植區(qū)域功能手段于該基板的該介電堆棧層之下，該布植區(qū)域是介于所述介電堆棧層位置之間。
全文摘要
本發(fā)明揭露具有一非揮發(fā)存儲單元陣列的集成電路，此集成電路具有一介電堆棧層于基板之上，及布植區(qū)域于該基板的該介電堆棧層之下。該介電堆棧層在一平面區(qū)域上是連續(xù)的，且包含此非揮發(fā)存儲單元陣列儲存非揮發(fā)數(shù)據(jù)于由該多條字符線與該多條位線所存取的該介電堆棧層位置上。
文檔編號H01L27/115GK102237366SQ201010169880
公開日2011年11月9日 申請日期2010年4月29日 優(yōu)先權(quán)日2010年4月29日
發(fā)明者呂函庭, 徐子軒, 賴昇志 申請人:旺宏電子股份有限公司