專(zhuān)利名稱(chēng)：共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體設(shè)計(jì)制造領(lǐng)域，且特別涉及一種共享字線的無(wú)觸點(diǎn)氮化硅分柵 式閃存及其制造方法。
背景技術(shù)：
閃存以其便捷，存儲(chǔ)密度高，可靠性好等優(yōu)點(diǎn)成為非揮發(fā)性存儲(chǔ)器中研究的熱點(diǎn)。 從二十世紀(jì)八十年代第一個(gè)閃存產(chǎn)品問(wèn)世以來(lái)，隨著技術(shù)的發(fā)展和各類(lèi)電子產(chǎn)品對(duì)存儲(chǔ)的 需求，閃存被廣泛用于手機(jī)，筆記本，掌上電腦和U盤(pán)等移動(dòng)和通訊設(shè)備中，閃存為一種非 易變性存儲(chǔ)器，其運(yùn)作原理是通過(guò)改變晶體管或存儲(chǔ)單元的臨界電壓來(lái)控制門(mén)極通道的開(kāi) 關(guān)以達(dá)到存儲(chǔ)數(shù)據(jù)的目的，使存儲(chǔ)在存儲(chǔ)器中的數(shù)據(jù)不會(huì)因電源中斷而消失，而閃存為電 可擦除且可編程的只讀存儲(chǔ)器的一種特殊結(jié)構(gòu)。如今閃存已經(jīng)占據(jù)了非揮發(fā)性半導(dǎo)體存儲(chǔ) 器的大部分市場(chǎng)份額，成為發(fā)展最快的非揮發(fā)性半導(dǎo)體存儲(chǔ)器。然而現(xiàn)有的閃存在邁向更高存儲(chǔ)密度的時(shí)候，由于受到編程電壓的限制，通過(guò)縮 小器件尺寸來(lái)提高存儲(chǔ)密度將會(huì)面臨很大的挑戰(zhàn)，因而研制高存儲(chǔ)密度的閃存是閃存技術(shù) 發(fā)展的重要推動(dòng)力。傳統(tǒng)的閃存在邁向更高存儲(chǔ)密度的時(shí)候，由于受到結(jié)構(gòu)的限制，實(shí)現(xiàn)器 件的編程電壓進(jìn)一步減小將會(huì)面臨著很大的挑戰(zhàn)。一般而言，閃存為分柵結(jié)構(gòu)或堆疊柵結(jié)構(gòu)或兩種結(jié)構(gòu)的組合。分柵式閃存由于其 特殊的結(jié)構(gòu)，相比堆疊柵閃存在編程和擦除的時(shí)候都體現(xiàn)出其獨(dú)特的性能優(yōu)勢(shì)，因此分柵 式結(jié)構(gòu)由于具有高的編程效率，字線的結(jié)構(gòu)可以避免“過(guò)擦除”等優(yōu)點(diǎn)，應(yīng)用尤為廣泛。但 是由于分柵式閃存相對(duì)于堆疊柵閃存多了一個(gè)字線從而使得芯片的面積也會(huì)增加，因此如 何在提高芯片性能的同時(shí)進(jìn)一步減小芯片的尺寸是亟需解決的問(wèn)題。同時(shí)，隨著存儲(chǔ)器件尺寸不斷縮小和存儲(chǔ)密度的不斷上升，形成于內(nèi)層介電層中 的接觸孔的尺寸也會(huì)變得更小，然而該內(nèi)層介電層必須保持合理的厚度，使得該接觸孔需 要保持相當(dāng)大的深寬比(深度/寬度)，從而使得半導(dǎo)體襯底上的接觸點(diǎn)占據(jù)整個(gè)存儲(chǔ)單元 面積相當(dāng)大的比率，成為制約存儲(chǔ)器件尺寸和存儲(chǔ)密度進(jìn)一步發(fā)展的重要因素。

發(fā)明內(nèi)容
本發(fā)明提出一種共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存及其制造方法，其得到的閃 存器件能夠在保持芯片的電學(xué)隔離性能不變的情況下，有效地縮小芯片的面積，同時(shí)也可 以避免過(guò)擦除的問(wèn)題。為了達(dá)到上述目的，本發(fā)明提出一種共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，包 括半導(dǎo)體襯底，其上具有間隔設(shè)置的源極區(qū)域和漏極區(qū)域；溝道區(qū)，位于所述源極區(qū)域和漏極區(qū)域之間；第一位線和第二位線，分別連接于所述源極區(qū)域和漏極區(qū)域；第一氮化硅浮柵，設(shè)置于所述溝道區(qū)和源極區(qū)域上方；
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第二氮化硅浮柵，設(shè)置于所述溝道區(qū)和漏極區(qū)域上方，所述第一氮化硅浮柵和第 二氮化硅浮柵分別構(gòu)成第一存儲(chǔ)位單元和第二存儲(chǔ)位單元；第一控制柵和第二控制柵，分別設(shè)置于所述第一氮化硅浮柵和第二氮化硅浮柵上 方；字線，位于所 述溝道區(qū)上方并位于所述第一氮化硅浮柵和第二氮化硅浮柵之間， 所述字線兩側(cè)具有弧形結(jié)構(gòu)延伸至所述第一位線和第二位線上方，并通過(guò)絕緣層與所述第 一位線和第二位線頂部相連接。進(jìn)一步的，分別對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和 所述第二位線施加第一存儲(chǔ)位單元讀取電壓，實(shí)現(xiàn)第一存儲(chǔ)位單元讀取。進(jìn)一步的，對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述 第二位線施加的第一存儲(chǔ)位單元讀取電壓分別為2. 5V、2V、4V、0V和0. 8V，實(shí)現(xiàn)第一存儲(chǔ)位 單元讀取。進(jìn)一步的，分別對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和 所述第二位線施加第二存儲(chǔ)位單元讀取電壓，實(shí)現(xiàn)第二存儲(chǔ)位單元讀取。進(jìn)一步的，對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述 第二位線施加的第二存儲(chǔ)位單元讀取電壓分別為2. 5V、4V、2V、0. 8V和0V，實(shí)現(xiàn)第二存儲(chǔ)位 單元讀取。進(jìn)一步的，分別對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和 所述第二位線施加第一存儲(chǔ)位單元編程電壓，實(shí)現(xiàn)第一存儲(chǔ)位單元編程。進(jìn)一步的，對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述 第二位線施加的第一存儲(chǔ)位單元編程電壓分別為1. 4V、10V、4V、5V和0V，實(shí)現(xiàn)第一存儲(chǔ)位 單元編程。進(jìn)一步的，分別對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和 所述第二位線施加第二存儲(chǔ)位單元編程電壓，實(shí)現(xiàn)第二存儲(chǔ)位單元編程。進(jìn)一步的，對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述 第二位線施加的第二存儲(chǔ)位單元編程電壓分別為1. 4V、4V、10V、0V和5V，實(shí)現(xiàn)第二存儲(chǔ)位 單元編程。進(jìn)一步的，分別對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和 所述第二位線施加存儲(chǔ)位單元擦除電壓，實(shí)現(xiàn)第一存儲(chǔ)位單元和第二存儲(chǔ)位單元擦除。進(jìn)一步的，對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述 第二位線施加的存儲(chǔ)位單元擦除電壓分別為10. 5V、0V、0V、10. 5V和10. 5V，實(shí)現(xiàn)第一存儲(chǔ) 位單元和第二存儲(chǔ)位單元擦除。為了達(dá)到上述目的，本發(fā)明還提出一種共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造 方法，包括下列步驟提供一半導(dǎo)體襯底，并依次沉積第一氧化層、浮柵氮化硅層、第二氧化層、控制柵 多晶硅層和氮化硅層；對(duì)所述氮化硅層進(jìn)行干法刻蝕直至露出所述控制柵多晶硅層，形成多個(gè)凹槽；對(duì)所述凹槽內(nèi)的所述控制柵多晶硅層進(jìn)行干法刻蝕，并進(jìn)一步刻蝕所述第二氧化 層直至露出所述浮柵氮化硅層；
在所述凹槽側(cè)壁沉積形成第一側(cè)墻氧化物層；
對(duì)所述凹槽內(nèi)的所述浮柵氮化硅層進(jìn)行干法刻蝕，并進(jìn)一步刻蝕所述第一氧化層 直至露出所述半導(dǎo)體襯底；對(duì)凹槽底部的半導(dǎo)體襯底進(jìn)行離子注入，形成位線；在所述凹槽側(cè)壁沉積形成第二側(cè)墻氧化物層；在上述結(jié)構(gòu)表面沉積位線多晶硅，對(duì)所述位線多晶硅進(jìn)行研磨并進(jìn)一步干法刻蝕 直至所述位線多晶硅的高度降至所述凹槽頂面以下；在上述結(jié)構(gòu)表面沉積絕緣層，并對(duì)其進(jìn)行研磨直至填滿(mǎn)所述凹槽；濕法刻蝕去除所述氮化硅層，并在上述結(jié)構(gòu)表面沉積第三側(cè)墻氧化物層；對(duì)所述第三側(cè)墻氧化物層進(jìn)行干法刻蝕形成第一側(cè)墻，并進(jìn)一步干法刻蝕去除部 分控制柵多晶硅層和部分第二氧化層直至露出所述浮柵氮化硅層；在上述結(jié)構(gòu)表面沉積第四側(cè)墻氧化物，對(duì)其進(jìn)行干法刻蝕形成第二側(cè)墻，并進(jìn)一 步干法刻蝕去除部分浮柵氮化硅層和濕法刻蝕部分第一氧化層直至露出所述半導(dǎo)體襯 底；在上述結(jié)構(gòu)上沉積隧穿氧化物層和字線多晶硅。進(jìn)一步的，所述第一氧化層的厚度為大于等于20埃。進(jìn)一步的，所述浮柵氮化硅層的厚度為50埃 100埃。進(jìn)一步的，所述第二氧化層的厚度為大于等于60埃。進(jìn)一步的，所述控制柵多晶硅層的厚度為大于等于600埃。進(jìn)一步的，所述氮化硅層的厚度為2000埃 6000埃。進(jìn)一步的，所述第一側(cè)墻氧化物層的厚度為大于等于1500埃。進(jìn)一步的，所述第二側(cè)墻氧化物層的厚度為大于等于500埃。進(jìn)一步的，所述位線多晶硅的厚度為大于等于1900埃。進(jìn)一步的，所述絕緣層的厚度為大于等于4000埃。進(jìn)一步的，所述第四側(cè)墻氧化物的厚度為大于等于500埃。進(jìn)一步的，所述隧穿氧化物層的厚度為大于等于100埃。進(jìn)一步的，所述字線多晶硅的厚度為大于等于1900埃。本發(fā)明提出的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存及其制造方法，得到的閃存器 件將兩個(gè)存儲(chǔ)位單元共享使用一個(gè)字線，通過(guò)對(duì)字線、第一控制柵、第二控制柵、第一位線 和第二位線施加不同的工作電壓實(shí)現(xiàn)對(duì)存儲(chǔ)位單元的讀取、編程和擦除，共享位線的結(jié)構(gòu) 使得分柵式閃存其能夠在保持芯片的電學(xué)隔離性能不變的情況下，有效地縮小芯片的面 積，同時(shí)也可以避免過(guò)擦除的問(wèn)題。同時(shí)采用無(wú)觸點(diǎn)的設(shè)計(jì)，使得閃存器件具有尺寸小，工 藝與CMOS傳統(tǒng)工藝兼容的特點(diǎn)，有利于器件尺寸進(jìn)一步縮小。


圖1所示為本發(fā)明較佳實(shí)施例的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存結(jié)構(gòu)示意 圖。圖2 圖13所示為本發(fā)明較佳實(shí)施例的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制 造方法示意圖。
具體實(shí)施例方式為了更了解本發(fā)明的技術(shù)內(nèi)容，特舉具體實(shí)施例并配合所附圖式說(shuō)明如下。本發(fā) 明提出一種共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存及其制造方法，其得到的閃 存器件能夠在保持芯片的電學(xué)隔離性能不變的情況下，有效地縮小芯片的面積，同時(shí)也可 以避免過(guò)擦除的問(wèn)題。請(qǐng)參考圖1，圖1所示為本發(fā)明較佳實(shí)施例的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃 存結(jié)構(gòu)示意圖。本發(fā)明提出一種共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，包括半導(dǎo)體襯底 10，其上具有間隔設(shè)置的源極區(qū)域11和漏極區(qū)域12 ；溝道區(qū)13，位于所述源極區(qū)域11和漏 極區(qū)域12之間；第一位線21和第二位線22，分別連接于所述源極區(qū)域11和漏極區(qū)域12 ； 第一氮化硅浮柵31，設(shè)置于所述溝道區(qū)13和源極區(qū)域11上方；第二氮化硅浮柵32，設(shè)置于 所述溝道區(qū)13和漏極區(qū)域11上方，所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構(gòu) 成第一存儲(chǔ)位單元和第二存儲(chǔ)位單元；第一控制柵41和第二控制柵42，分別設(shè)置于所述第 一氮化硅浮柵31和第二氮化硅浮柵32上方；字線50，位于所述溝道區(qū)13上方并位于所述 第一氮化硅浮柵31和第二氮化硅浮柵32之間，所述字線50兩側(cè)具有弧形結(jié)構(gòu)51、52延伸 至所述第一位線21和第二位線22上方，并通過(guò)絕緣層61、62與所述第一位線21和第二位 線22頂部相連接。根據(jù)本發(fā)明較佳實(shí)施例，所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構(gòu)成 的第一存儲(chǔ)位單元和第二存儲(chǔ)位單元為多晶硅浮柵。多晶硅屬于導(dǎo)體，傳統(tǒng)的存儲(chǔ)器都是 采用多晶硅為存儲(chǔ)介質(zhì)，其采用與一般柵極相同的多晶硅，因此能夠很好的與傳統(tǒng)工藝兼 容；本發(fā)明的第一位線21和第二位線22，分別直接連接于所述源極區(qū)域11和漏極區(qū)域12， 而不需要通過(guò)制作接觸孔在半導(dǎo)體襯底10上形成接觸點(diǎn)的方式連接，具有無(wú)接觸點(diǎn)的設(shè) 計(jì)，使得閃存器件具有更小的尺寸，有利于器件尺寸進(jìn)一步縮小。本發(fā)明較佳實(shí)施例中，溝道13內(nèi)有電流在源極區(qū)域11和漏極區(qū)域12之間流動(dòng)， 所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構(gòu)成的第一存儲(chǔ)位單元和第二存儲(chǔ)位單 元有無(wú)電荷存儲(chǔ)會(huì)影響溝道13內(nèi)電流大小，當(dāng)所述第一氮化硅浮柵31和第二氮化硅浮柵 32分別構(gòu)成的第一存儲(chǔ)位單元和第二存儲(chǔ)位單元有電荷時(shí)，溝道13內(nèi)電流很小，反之當(dāng)所 述第一氮化硅浮柵31和第二氮化硅浮柵32分別構(gòu)成的第一存儲(chǔ)位單元和第二存儲(chǔ)位單元 無(wú)電荷時(shí)，溝道13內(nèi)電流很大，設(shè)定溝道13內(nèi)小電流狀態(tài)為“0”，設(shè)定溝道130內(nèi)大電流狀 態(tài)為“ 1 ”，這樣所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構(gòu)成的第一存儲(chǔ)位單元和 第二存儲(chǔ)位單元有無(wú)電荷存儲(chǔ)的狀態(tài)可以作為區(qū)分存儲(chǔ)“0”或“ 1，，信息狀態(tài)，實(shí)現(xiàn)第一存 儲(chǔ)位單元和第二存儲(chǔ)位單元信息存儲(chǔ)讀取的功能。根據(jù)本發(fā)明較佳實(shí)施例，分別對(duì)所述字線50、所述第一控制柵41、所述第二控制 柵42、所述第一位線21和所述第二位線22施加第一存儲(chǔ)位單元讀取電壓，實(shí)現(xiàn)第一存儲(chǔ)位 單元讀取。進(jìn)一步的，對(duì)所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線 21和所述第二位線22施加的第一存儲(chǔ)位單元讀取電壓分別為2. 5V、2V、4V、0V和0. 8V，實(shí)
現(xiàn)第一存儲(chǔ)位單元讀取。根據(jù)本發(fā)明較佳實(shí)施例，分別對(duì)所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線21和所述第二位線22施加第二存儲(chǔ)位單元讀取電壓，實(shí)現(xiàn)第二存儲(chǔ)位 單元讀取。進(jìn)一步的，對(duì)所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線 21和所述第二位線22施加的第二存儲(chǔ)位單元讀取電壓分別為2. 5V、4V、2V、0. 8V和0V，實(shí)
現(xiàn)第二存儲(chǔ)位單元讀取。 當(dāng)源極區(qū)域11和漏極區(qū)域12之間的源_漏極電壓足夠高，足以導(dǎo)致某些高能電 子越過(guò)絕緣介電層，并進(jìn)入絕緣介電層上的儲(chǔ)位單元，這種過(guò)程稱(chēng)為熱電子注入。而所述絕 緣介電層的成分為硅的氧化物或者硅的氮化物，如二氧化硅或者氮化硅等材料，其位于半 導(dǎo)體襯底10和所述第一氮化硅浮柵31和第二氮化硅浮柵32分別構(gòu)成的第一存儲(chǔ)位單元 和第二存儲(chǔ)位單元之間。根據(jù)本發(fā)明較佳實(shí)施例，分別所述字線50、所述第一控制柵41、所述第二控制柵 42、所述第一位線21和所述第二位線22施加第一存儲(chǔ)位單元編程電壓，實(shí)現(xiàn)第一存儲(chǔ)位單 元編程。本發(fā)明較佳實(shí)施例中，在施加編程工作電壓后，溝道13內(nèi)有電子從漏極區(qū)域12流 到源極區(qū)域11，部分電子通過(guò)熱電子注入方式注入到所述第一氮化硅浮柵31構(gòu)成的第一 存儲(chǔ)位單元中，實(shí)現(xiàn)第一存儲(chǔ)位單元的編程操作。進(jìn)一步的，對(duì)所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線 21和所述第二位線22施加的第一存儲(chǔ)位單元編程電壓分別為1. 4V、10V、4V、5V和0V，實(shí)現(xiàn)
第一存儲(chǔ)位單元編程。根據(jù)本發(fā)明較佳實(shí)施例，分別對(duì)所述字線50、所述第一控制柵41、所述第二控制 柵42、所述第一位線21和所述第二位線22施加第二存儲(chǔ)位單元編程電壓，實(shí)現(xiàn)第二存儲(chǔ) 位單元編程。本發(fā)明較佳實(shí)施例中，在施加編程工作電壓后，溝道13內(nèi)有電子從源極區(qū)域 11流到漏極區(qū)域12，部分電子通過(guò)熱電子注入方式注入到第二氮化硅浮柵32構(gòu)成的第二 存儲(chǔ)位單元中，實(shí)現(xiàn)第二存儲(chǔ)位單元的編程操作。進(jìn)一步的，對(duì)所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線 21和所述第二位線22施加的第二存儲(chǔ)位單元編程電壓分別為1. 4V、4V、10V、0V和5V，實(shí)現(xiàn)
第二存儲(chǔ)位單元編程。根據(jù)本發(fā)明較佳實(shí)施例，分別對(duì)所述字線50、所述第一控制柵41、所述第二控制 柵42、所述第一位線21和所述第二位線22施加存儲(chǔ)位單元擦除電壓，實(shí)現(xiàn)第一存儲(chǔ)位 單元和第二存儲(chǔ)位單元擦除。在該施加工作電壓條件下，存儲(chǔ)在所述第一氮化硅浮柵31 和第二氮化硅浮柵32分別構(gòu)成的第一存儲(chǔ)位單元和第二存儲(chǔ)位單元的電子在高電場(chǎng)下 FN(Fowler-Nordheim)隧穿到位線21、22端，通過(guò)位線21、22端流走，實(shí)現(xiàn)第一存儲(chǔ)位單元 和第二存儲(chǔ)位單元的擦除操作。進(jìn)一步的對(duì)所述字線50、所述第一控制柵41、所述第二控制柵42、所述第一位線 21和所述第二位線22施加的存儲(chǔ)位單元擦除電壓分別為10. 5V、0V、0V、10. 5V和10. 5V，實(shí)
現(xiàn)第一存儲(chǔ)位單元和第二存儲(chǔ)位單元擦除。本發(fā)明還提出一種共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，包括下列步 驟請(qǐng)參考圖2，本發(fā)明提供一半導(dǎo)體襯底100，并依次沉積第一氧化層110、浮柵氮化 硅層120、第二氧化層130、控制柵多晶硅層140和氮化硅層150 ；其中，所述第一氧化層110的厚度為大于等于20埃，所述浮柵氮化硅層120的厚度為50埃 100埃，所述第二氧化層 130的厚度為大于等于60埃，所述控制柵多晶硅層140的厚度為大于等于600埃，所述氮化 硅層150的厚度為2000埃 6000埃。再請(qǐng)參考圖3，對(duì)所述氮化硅層150進(jìn)行干法刻蝕直至露出所述控制柵多晶硅層 140，形成多個(gè)凹槽200 ；請(qǐng)參考圖4，對(duì)所述凹槽200內(nèi)的所述控制柵多晶硅層140進(jìn)行干法刻蝕，并進(jìn)一 步干法刻蝕所述第二氧化層130直至露出所述浮柵氮化硅層120 ；請(qǐng)參考圖5，在所述凹槽200的側(cè)壁沉積形成第一側(cè)墻氧化物層210，所述第一側(cè) 墻氧化物層210的厚度為大于等于1500埃；再請(qǐng)參考圖6，對(duì)所述凹槽200內(nèi)的所述浮柵氮化硅層120進(jìn)行干法刻蝕，并進(jìn)一 步濕法刻蝕所述第一氧化層110直至露出所述半導(dǎo)體襯底100 ；并對(duì)凹槽200底部的半導(dǎo)體襯底100進(jìn)行離子注入，形成位線；接著請(qǐng)參考圖7和圖8，在所述凹槽200側(cè)壁沉積形成第二側(cè)墻氧化物層220，所 述第二側(cè)墻氧化物層220的厚度為大于等于500埃；并在上述結(jié)構(gòu)表面沉積位線多晶硅300，所述位線多晶硅300的厚度為大于等于 1900埃，對(duì)所述位線多晶硅300進(jìn)行研磨并進(jìn)一步干法刻蝕直至所述位線多晶硅300的高 度降至所述凹槽200頂面以下；請(qǐng)參考圖9，在上述結(jié)構(gòu)表面沉積絕緣層400，所述絕緣層400的厚度為大于等于 4000埃，并對(duì)其進(jìn)行研磨直至填滿(mǎn)所述凹槽200 ；再請(qǐng)參考圖10，濕法刻蝕去除所述氮化硅層150，并在上述結(jié)構(gòu)表面沉積第三側(cè) 墻氧化物層500 ；請(qǐng)參考圖11，對(duì)所述第三側(cè)墻氧化物層500進(jìn)行干法刻蝕形成第一側(cè)墻510，并進(jìn) 一步干法刻蝕去除部分控制柵多晶硅層140和部分第二氧化層130直至露出所述浮柵氮化 硅層120 ；再請(qǐng)參考圖12，在上述結(jié)構(gòu)表面沉積第四側(cè)墻氧化物(圖中未示)，所述第四側(cè)墻 氧化物的厚度為大于等于500埃，對(duì)其進(jìn)行干法刻蝕形成第二側(cè)墻610，并進(jìn)一步刻蝕去除 部分浮柵氮化硅層120和濕法刻蝕部分第一氧化層110直至露出所述半導(dǎo)體襯底100 ；最后請(qǐng)參考圖13，在上述結(jié)構(gòu)上沉積隧穿氧化物層700和字線多晶硅800，并對(duì)其 進(jìn)行曝光和干法刻蝕以形成字線，所述隧穿氧化物層700的厚度為大于等于100埃，所述字 線多晶硅800的厚度為大于等于1900埃。本發(fā)明提出的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存及其制造方法，得到的閃存器 件將兩個(gè)存儲(chǔ)位單元共享使用一個(gè)字線，通過(guò)對(duì)字線、第一控制柵、第二控制柵、第一位線 和第二位線施加不同的工作電壓實(shí)現(xiàn)對(duì)存儲(chǔ)位單元的讀取、編程和擦除，共享位線的結(jié)構(gòu) 使得分柵式閃存其能夠在保持芯片的電學(xué)隔離性能不變的情況下，有效地縮小芯片的面 積，同時(shí)也可以避免過(guò)擦除的問(wèn)題。同時(shí)采用無(wú)觸點(diǎn)的設(shè)計(jì)，使得閃存器件具有尺寸小，工 藝與CMOS傳統(tǒng)工藝兼容的特點(diǎn)，有利于器件尺寸進(jìn)一步縮小。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技 術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。因 此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書(shū)所界定者為準(zhǔn)。
權(quán)利要求
一種共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，包括半導(dǎo)體襯底，其上具有間隔設(shè)置的源極區(qū)域和漏極區(qū)域；溝道區(qū)，位于所述源極區(qū)域和漏極區(qū)域之間；第一位線和第二位線，分別連接于所述源極區(qū)域和漏極區(qū)域；第一氮化硅浮柵，設(shè)置于所述溝道區(qū)和源極區(qū)域上方；第二氮化硅浮柵，設(shè)置于所述溝道區(qū)和漏極區(qū)域上方，所述第一氮化硅浮柵和第二氮化硅浮柵分別構(gòu)成第一存儲(chǔ)位單元和第二存儲(chǔ)位單元；第一控制柵和第二控制柵，分別設(shè)置于所述第一氮化硅浮柵和第二氮化硅浮柵上方；字線，位于所述溝道區(qū)上方并位于所述第一氮化硅浮柵和第二氮化硅浮柵之間，所述字線兩側(cè)具有弧形結(jié)構(gòu)延伸至所述第一位線和第二位線上方，并通過(guò)絕緣層與所述第一位線和第二位線頂部相連接。
2.根據(jù)權(quán)利要求1所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，分別對(duì) 所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第一存儲(chǔ) 位單元讀取電壓，實(shí)現(xiàn)第一存儲(chǔ)位單元讀取。
3.根據(jù)權(quán)利要求2所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，對(duì)所述 字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第一存儲(chǔ)位 單元讀取電壓分別為2. 5V、2V、4V、0V和0. 8V，實(shí)現(xiàn)第一存儲(chǔ)位單元讀取。
4.根據(jù)權(quán)利要求1所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，分別對(duì) 所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第二存儲(chǔ) 位單元讀取電壓，實(shí)現(xiàn)第二存儲(chǔ)位單元讀取。
5.根據(jù)權(quán)利要求4所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，對(duì)所述 字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第二存儲(chǔ)位 單元讀取電壓分別為2. 5V、4V、2V、0. 8V和0V，實(shí)現(xiàn)第二存儲(chǔ)位單元讀取。
6.根據(jù)權(quán)利要求1所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，分別對(duì) 所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第一存儲(chǔ) 位單元編程電壓，實(shí)現(xiàn)第一存儲(chǔ)位單元編程。
7.根據(jù)權(quán)利要求6所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，對(duì)所述 字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第一存儲(chǔ)位 單元編程電壓分別為1. 4V、10V、4V、5V和0V，實(shí)現(xiàn)第一存儲(chǔ)位單元編程。
8.根據(jù)權(quán)利要求1所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，分別對(duì) 所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加第二存儲(chǔ) 位單元編程電壓，實(shí)現(xiàn)第二存儲(chǔ)位單元編程。
9.根據(jù)權(quán)利要求8所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，對(duì)所述 字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的第二存儲(chǔ)位 單元編程電壓分別為1. 4V、4V、10V、0V和5V，實(shí)現(xiàn)第二存儲(chǔ)位單元編程。
10.根據(jù)權(quán)利要求1所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，分別對(duì) 所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加存儲(chǔ)位單 元擦除電壓，實(shí)現(xiàn)第一存儲(chǔ)位單元和第二存儲(chǔ)位單元擦除。
11.根據(jù)權(quán)利要求10所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存，其特征在于，對(duì)所述字線、所述第一控制柵、所述第二控制柵、所述第一位線和所述第二位線施加的存儲(chǔ)位單 元擦除電壓分別為10. 5V、0V、0V、10. 5V和10. 5V，實(shí)現(xiàn)第一存儲(chǔ)位單元和第二存儲(chǔ)位單元擦除。
12.—種共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在于，包括下列步驟 提供一半導(dǎo)體襯底，并依次沉積第一氧化層、浮柵氮化硅層、第二氧化層、控制柵多晶硅層和氮化硅層；對(duì)所述氮化硅層進(jìn)行干法刻蝕直至露出所述控制柵多晶硅層，形成多個(gè)凹槽； 對(duì)所述凹槽內(nèi)的所述控制柵多晶硅層進(jìn)行干法刻蝕，并進(jìn)一步刻蝕所述第二氧化層直 至露出所述浮柵氮化硅層；在所述凹槽側(cè)壁沉積形成第一側(cè)墻氧化物層；對(duì)所述凹槽內(nèi)的所述浮柵氮化硅層進(jìn)行干法刻蝕，并進(jìn)一步刻蝕所述第一氧化層直至 露出所述半導(dǎo)體襯底；對(duì)凹槽底部的半導(dǎo)體襯底進(jìn)行離子注入，形成位線； 在所述凹槽側(cè)壁沉積形成第二側(cè)墻氧化物層；在上述結(jié)構(gòu)表面沉積位線多晶硅，對(duì)所述位線多晶硅進(jìn)行研磨并進(jìn)一步干法刻蝕直至 所述位線多晶硅的高度降至所述凹槽頂面以下；在上述結(jié)構(gòu)表面沉積絕緣層，并對(duì)其進(jìn)行研磨直至填滿(mǎn)所述凹槽； 濕法刻蝕去除所述氮化硅層，并在上述結(jié)構(gòu)表面沉積第三側(cè)墻氧化物層； 對(duì)所述第三側(cè)墻氧化物層進(jìn)行干法刻蝕形成第一側(cè)墻，并進(jìn)一步干法刻蝕去除部分控 制柵多晶硅層和部分第二氧化層直至露出所述浮柵氮化硅層；在上述結(jié)構(gòu)表面沉積第四側(cè)墻氧化物，對(duì)其進(jìn)行干法刻蝕形成第二側(cè)墻，并進(jìn)一步干 法刻蝕去除部分浮柵氮化硅層和濕法刻蝕部分第一氧化層直至露出所述半導(dǎo)體襯底； 在上述結(jié)構(gòu)上沉積隧穿氧化物層和字線多晶硅。
13.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述第一氧化層的厚度為大于等于20埃。
14.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述浮柵氮化硅層的厚度為50埃 100埃。
15.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述第二氧化層的厚度為大于等于60埃。
16.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述控制柵多晶硅層的厚度為大于等于600埃。
17.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述氮化硅層的厚度為2000埃 6000埃。
18.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述第一側(cè)墻氧化物層的厚度為大于等于1500埃。
19.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述第二側(cè)墻氧化物層的厚度為大于等于500埃。
20.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述位線多晶硅的厚度為大于等于1900埃。
21.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述絕緣層的厚度為大于等于4000埃。
22.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述第四側(cè)墻氧化物的厚度為大于等于500埃。
23.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述隧穿氧化物層的厚度為大于等于100埃。
24.根據(jù)權(quán)利要求12所述的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存制造方法，其特征在 于，所述字線多晶硅的厚度為大于等于1900埃。
全文摘要
本發(fā)明提出的共享字線的無(wú)觸點(diǎn)氮化硅分柵式閃存及其制造方法，得到的閃存器件將兩個(gè)存儲(chǔ)位單元共享使用一個(gè)字線，通過(guò)對(duì)字線、第一控制柵、第二控制柵、第一位線和第二位線施加不同的工作電壓實(shí)現(xiàn)對(duì)存儲(chǔ)位單元的讀取、編程和擦除，共享位線的結(jié)構(gòu)使得分柵式閃存其能夠在保持芯片的電學(xué)隔離性能不變的情況下，有效地縮小芯片的面積，同時(shí)也可以避免過(guò)擦除的問(wèn)題。同時(shí)采用無(wú)觸點(diǎn)的設(shè)計(jì)，使得閃存器件具有尺寸小，工藝與CMOS傳統(tǒng)工藝兼容的特點(diǎn)，有利于器件尺寸進(jìn)一步縮小。
文檔編號(hào)H01L27/115GK101866929SQ20101017266
公開(kāi)日2010年10月20日 申請(qǐng)日期2010年5月12日 優(yōu)先權(quán)日2010年5月12日
發(fā)明者曹子貴 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司