專利名稱：半導(dǎo)體存儲(chǔ)元件及電子元件與其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)元件，包含半導(dǎo)體基板且其具有第一導(dǎo)電性的第一區(qū)域位 于相反導(dǎo)電性的分開區(qū)域之間，第一介電層至少覆蓋第一區(qū)域，與多晶硅浮動(dòng)?xùn)艠O位于第 一區(qū)域上的第一介電層上。本發(fā)明還特別涉及上述半導(dǎo)體存儲(chǔ)元件的形成方法。
背景技術(shù)：
存儲(chǔ)元件非常適于多種應(yīng)用，以陣列式排列的存儲(chǔ)元件為例，可應(yīng)用于不需非易 失性存儲(chǔ)器的元件中。上述存儲(chǔ)元件即現(xiàn)有的(電子)可擦除與可編程的只讀存儲(chǔ)器((E) EPR0M)。將電荷存儲(chǔ)于浮動(dòng)?xùn)艠O，可讓臨界電壓(VT)在高低之間交替并分別表示邏輯的1 與0。一般的存儲(chǔ)元件還包含控制柵極，以控制存儲(chǔ)元件的狀態(tài)屬讀取或?qū)懭?。?dāng)半導(dǎo)體元件的尺寸越來越小，將存儲(chǔ)元件整合至下一代半導(dǎo)體技術(shù)的設(shè)計(jì)也面 臨挑戰(zhàn)。舉例來說，存儲(chǔ)元件的傳統(tǒng)設(shè)計(jì)將控制柵極設(shè)置于浮動(dòng)?xùn)艠O的上方，這需要較高電 壓以程序化存儲(chǔ)元件，而不適用于較小尺寸的半導(dǎo)體技術(shù)。這是因?yàn)檩^小的半導(dǎo)體技術(shù)禁 不起較高的電壓。在美國專利7，276，759號(hào)中提出上述問題的解決方案，其多晶硅控制柵極鄰近多 晶硅浮動(dòng)?xùn)艠O，兩者之間夾設(shè)介電材料，使多晶硅控制柵極能電容性耦合至多晶硅浮動(dòng)?xùn)?極。如此一來，浮動(dòng)?xùn)艠O可由低電壓程序化，且上述設(shè)計(jì)適用于較小尺寸的半導(dǎo)體技術(shù)。上述己知元件的缺點(diǎn)在于無法有效應(yīng)用于深次微米技術(shù)。這是因?yàn)槎嗑Ч杞Y(jié)構(gòu)之 間的距離將受限于元件尺寸的下限。此外，分隔多晶硅層的介電層需為特殊材料，所述多個(gè) 層狀材料的對(duì)準(zhǔn)工藝的容忍度極低，這都會(huì)增加元件的成本。

發(fā)明內(nèi)容
本發(fā)明在一開始的部分即提供一種半導(dǎo)體存儲(chǔ)元件，可克服前述缺點(diǎn)。本發(fā)明更進(jìn)一步提供形成上述半導(dǎo)體存儲(chǔ)元件的方法。在本發(fā)明一實(shí)施例中，提供一種半導(dǎo)體存儲(chǔ)元件，包括半導(dǎo)體基板，具有第一導(dǎo)電 性的第一區(qū)域，該第一區(qū)域位于相反導(dǎo)電性的分開區(qū)域之間，且第一介電層至少覆蓋第一 區(qū)域；第一多晶硅浮動(dòng)?xùn)艠O位于第一區(qū)域上的第一介電層上，且絕緣材料圍繞多晶硅浮動(dòng) 柵極；以及金屬控制柵極結(jié)構(gòu)鄰近多晶硅浮動(dòng)?xùn)艠O，且金屬控制柵極結(jié)構(gòu)電容性耦合至該 多晶硅浮動(dòng)?xùn)艠O。上述半導(dǎo)體存儲(chǔ)元件可進(jìn)一步縮減元件尺寸，這是因?yàn)樵诎雽?dǎo)體技術(shù)的設(shè)計(jì)規(guī)則 中，金屬結(jié)構(gòu)與多晶硅結(jié)構(gòu)之間的距離下限小于兩個(gè)多晶硅結(jié)構(gòu)之間的距離下限。本發(fā)明的半導(dǎo)體存儲(chǔ)元件所需的程序化電壓(比如將電荷移出或移入浮動(dòng)?xùn)艠O 的電壓)，與浮動(dòng)?xùn)艠O及控制柵極之間的電容性耦合程度成反比。因此最大化柵極結(jié)構(gòu)之間 的電容性耦合程度有利于降低操作電壓，這可通過最大化每一柵極與另一柵極之間相鄰的 面積來達(dá)成。舉例來說，控制柵極與浮動(dòng)?xùn)艠O可叉合設(shè)置。在一實(shí)施例中，金屬控制柵極結(jié)構(gòu)的高度大于多晶硅浮動(dòng)?xùn)艠O的高度。這可進(jìn)一步增加控制柵極結(jié)構(gòu)與浮動(dòng)?xùn)艠O之間的電容性耦合程度，因?yàn)槎嗑Ч韪?dòng)?xùn)艠O的頂部可與 較高部分的金屬控制柵極產(chǎn)生邊緣電容性耦合。此外，金屬控制柵極結(jié)構(gòu)包含區(qū)域內(nèi)連線路。此結(jié)構(gòu)亦適于與浮動(dòng)?xùn)艠O產(chǎn)生明顯 的電容性耦合。上述金屬控制柵極結(jié)構(gòu)并不必需為單一結(jié)構(gòu)。在一實(shí)施例中，金屬控制柵極結(jié)構(gòu) 包含多個(gè)彼此分開的金屬部分，所述多個(gè)金屬部分的間隔有另一絕緣材料。上述變化的好 處在于可進(jìn)一步應(yīng)用于無法采用連續(xù)結(jié)構(gòu)如區(qū)域內(nèi)連線路或金屬條的工藝中。在一實(shí)施例中，半導(dǎo)體存儲(chǔ)元件還包括第一導(dǎo)電性的第二區(qū)域，位于相反導(dǎo)電性 的分開區(qū)域與相反導(dǎo)電性的另一區(qū)域之間，且另一介電層覆蓋至少第二區(qū)域；以及另一柵 極位于第二區(qū)域上的另一介電層上。在此實(shí)施例中，半導(dǎo)體存儲(chǔ)元件是雙重晶體管晶胞，其 中另一柵極為存取或使存取可行于存儲(chǔ)晶體管的可用晶體管的柵極。上述存儲(chǔ)晶體管由浮 動(dòng)?xùn)艠O、控制柵極、與其下的有源區(qū)域所組成。分別位于浮動(dòng)?xùn)艠O與另一柵極下的介電層可 為相同層。半導(dǎo)體基板較佳包含多個(gè)導(dǎo)電性絕緣阱區(qū)，而第一導(dǎo)電性或相反導(dǎo)電性的分開區(qū) 域位于所述多個(gè)阱區(qū)其中之一。在一實(shí)施例中，金屬控制柵極結(jié)構(gòu)與半導(dǎo)體基板的間隔有第二介電層，而第二介 電層可與第一介電層的材質(zhì)相同。第二介電層的厚度可不同于第一介電層的厚度，這將有 利于避免電荷載子穿隧至控制柵極。在一實(shí)施例中，金屬控制柵極結(jié)構(gòu)部分覆蓋絕緣材料。這種結(jié)構(gòu)特別適用于深次 微米技術(shù)，因?yàn)樵O(shè)計(jì)規(guī)則中圍繞浮動(dòng)?xùn)艠O的絕緣間隔物的寬度，大于金屬與多晶硅之間的 距離下限。如此一來，控制柵極與浮動(dòng)?xùn)艠O之間的電容性耦合程度將進(jìn)一步提高，進(jìn)而降低 半導(dǎo)體存儲(chǔ)元件的程序化電壓。半導(dǎo)體存儲(chǔ)元件一般包含金屬層，以接觸半導(dǎo)體存儲(chǔ)元件中分開的不同有源區(qū) 域。在一實(shí)施例中，金屬層與金屬控制柵極結(jié)構(gòu)屬于相同金屬，這可簡化半導(dǎo)體存儲(chǔ)元件的 工藝。在一實(shí)例中，適用于控制柵極結(jié)構(gòu)的金屬為鎢。本發(fā)明的半導(dǎo)體存儲(chǔ)元件可為包含于電子元件中的嵌入式元件。上述電子元件包 含便攜式通信元件、消費(fèi)性電子產(chǎn)品、醫(yī)藥元件、車用元件、或類似物。電子元件中，至少部 分的電子電路與半導(dǎo)體存儲(chǔ)元件可形成于相同的半導(dǎo)體基板上。此外，電子元件的電子電 路亦可形成于分開的半導(dǎo)體基板上，而這些分開的半導(dǎo)體基板可嵌置于適當(dāng)載體上，如印 刷電路板、封裝系統(tǒng)、多芯片模塊、或類似物。在本發(fā)明又一實(shí)施例中，提供一種半導(dǎo)體存儲(chǔ)元件的形成方法，包括提供半導(dǎo)體 基板，半導(dǎo)體基板具有第一導(dǎo)電性的第一區(qū)域，第一區(qū)域位于相反導(dǎo)電性的分開區(qū)域之間； 以第一介電層覆蓋至少第一區(qū)域；形成多晶硅浮動(dòng)?xùn)艠O于第一區(qū)域上的第一介電層上；以 絕緣材料圍繞多晶硅浮動(dòng)?xùn)艠O；以及形成金屬控制柵極結(jié)構(gòu)鄰近多晶硅浮動(dòng)?xùn)艠O，使金屬 控制柵極結(jié)構(gòu)與多晶硅浮動(dòng)?xùn)艠O之間的距離足以使金屬控制柵極結(jié)構(gòu)電容性耦合至多晶 硅浮動(dòng)?xùn)艠O。上述方法適于制造深微米技術(shù)如深微米CMOS的半導(dǎo)體存儲(chǔ)元件。


圖1-圖2是現(xiàn)有的部分半導(dǎo)體存儲(chǔ)元件于不同視角的圖示；
圖3-圖4是本發(fā)明一實(shí)施例中，部分半導(dǎo)體存儲(chǔ)元件于不同視角的圖示；圖5是圖4的半導(dǎo)體元件于另一視角的圖示；圖6是本發(fā)明一實(shí)施例中，包含多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)元件；圖7-圖9是本發(fā)明另一實(shí)施例中，部分半導(dǎo)體存儲(chǔ)元件于不同視角的圖示；以及圖10是本發(fā)明又一實(shí)施例中，部分半導(dǎo)體存儲(chǔ)元件的圖示。并且，上述附圖中的附圖標(biāo)記說明如下10、100、200、300 半導(dǎo)體存儲(chǔ)元件；12、112 半導(dǎo)體基板；14、114 淺溝槽絕 緣；22、122 多晶硅浮動(dòng)?xùn)艠O；24 氮化物間隔物；26 多晶硅控制柵極；28 氧化物； 32 電容；110 單一阱區(qū)；124 間隔物；126、326 金屬控制柵極；128 導(dǎo)電性絕緣材 料；132 水平方向電容；132，、132” 邊緣電容；142、144、146、152 接觸墊；150 多晶 硅柵極；160 第一金屬層；170 存儲(chǔ)晶胞；226 接觸物。
具體實(shí)施例方式可以理解的是，圖示僅用以說明而非限定實(shí)際元件的尺寸。應(yīng)該理解的是，不同圖 示可采用相同標(biāo)號(hào)標(biāo)示相同或類似的部分。本發(fā)明建立在大部分半導(dǎo)體技術(shù)如CMOS工藝的設(shè)計(jì)規(guī)則上，其金屬接觸與多晶 硅連線之間的距離下限小于兩個(gè)多晶硅連線之間的距離下限。以45nm的CMOS技術(shù)為例， 兩個(gè)多晶硅連線之間的距離不能小于lOOnm，但金屬接觸與多晶硅連線之間的距離僅不能 小于40nm。同樣地，以140nm的CMOS技術(shù)(CM0S14)為例，兩個(gè)多晶硅連線之間的距離不能 小于200nm，但金屬接觸與多晶硅連線之間的距離僅不能小于120nm。在許多半導(dǎo)體技術(shù)中，金屬接觸的形狀可為金屬接觸線，有時(shí)可稱為接觸條或區(qū) 域內(nèi)連線(LIL)。以140nm的CMOS技術(shù)為例，區(qū)域內(nèi)連線與多晶硅連線之間的最小距離等 同于單一接觸與多晶硅內(nèi)連線之間的最小距離，即120nm。如此一來，上述半導(dǎo)體技術(shù)可能 形成較大面積的金屬結(jié)構(gòu)?？梢岳斫獾氖?，較大面積的金屬結(jié)構(gòu)可設(shè)置于離多晶硅浮動(dòng)?xùn)?極更近的位置，這將提高金屬結(jié)構(gòu)與浮動(dòng)?xùn)艠O之間的電容性耦合。換句話說，和控制柵極與 浮動(dòng)?xùn)艠O均為多晶硅結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)元件相較，將金屬柵極作為控制柵極的作法可大幅 降低程序化浮動(dòng)?xùn)艠O的最低電壓。上述觀念的詳細(xì)解釋將搭配圖1-圖4作說明。圖1為現(xiàn)有的半導(dǎo)體存儲(chǔ)元件10 如多次可程序化(MTP)非易失性存儲(chǔ)(NVM)晶胞的上視圖。圖2是圖1的半導(dǎo)體存儲(chǔ)元件 10沿A-A’方向的切線剖視圖。此現(xiàn)有的半導(dǎo)體存儲(chǔ)元件10其工作原理如下述。小尺寸的多晶硅浮動(dòng)?xùn)艠O22延伸至淺溝槽絕緣14上，并與形成于半導(dǎo)體基板12 中的有源線路(未圖示)相交。多晶硅浮動(dòng)?xùn)艠O22—般設(shè)置于通道區(qū)上，且被氮化物間隔 物24圍繞。位于淺溝槽絕緣14上的多晶硅控制柵極26亦被氮化物間隔物圍繞，且多晶硅 控制柵極26與多晶硅浮動(dòng)?xùn)艠O22之間的距離越小越好，比如上述設(shè)計(jì)原則的最小距離。多 晶硅控制柵極26圍繞多晶硅浮動(dòng)?xùn)艠O的程度越高越好，以增加兩種柵極結(jié)構(gòu)之間的電容 性耦合。平行設(shè)置的多晶控制柵極26與多晶浮動(dòng)?xùn)艠O22的長度需大到使多晶控制柵極 26、多晶浮動(dòng)?xùn)艠O22、與氧化物28產(chǎn)生的電容32，為多晶浮動(dòng)?xùn)艠O22與半導(dǎo)體基板12之 間的電容的十倍以上。這將確保上述存儲(chǔ)器的程序化會(huì)遵循Fowler-Nordheim穿隧機(jī)制。
舉例來說，當(dāng)程序化NMOS存儲(chǔ)晶胞時(shí)，可施加正向高電壓至多晶控制柵極26，并 維持基板電壓為0V。這將使多晶浮動(dòng)?xùn)艠O22主要地電容性耦合至多晶控制柵極26，且多晶 浮動(dòng)?xùn)艠O22的電壓將提高至將近九成(10/11 0.9)的多晶控制柵極26的電壓。如此一 來，多晶浮動(dòng)?xùn)艠O22的穿隧氧化物(未圖示)會(huì)產(chǎn)生大量壓降。在電場夠大的情況下(如 10MV/cm)，電子開始由半導(dǎo)體基板12穿隧至多晶浮動(dòng)?xùn)艠O22。由于多晶浮動(dòng)?xùn)艠O22與外 界隔有介電層，注入多晶浮動(dòng)?xùn)艠O22的電子將保留于柵極中，這將使多晶浮動(dòng)?xùn)艠O晶體管 的臨界電壓(Vt)偏移，并可存儲(chǔ)數(shù)據(jù)于元件中。同樣地原理，施加負(fù)向電壓至多晶控制柵 極26可抹除數(shù)據(jù)，此時(shí)電子將從多晶浮動(dòng)?xùn)艠O22穿隧回半導(dǎo)體基板12。圖3為本發(fā)明一實(shí)施例中，部分的半導(dǎo)體存儲(chǔ)元件100的上視圖。圖4是圖3的 半導(dǎo)體存儲(chǔ)元件100沿A-A’方向的切線剖視圖。多晶硅浮動(dòng)?xùn)艠O122延伸至淺溝槽絕緣114上，并與形成于半導(dǎo)體基板112中的 有源線路(未圖示)相交。一般的有源線路包含第一導(dǎo)電性的通道區(qū)，其夾設(shè)于相反導(dǎo)電 性的源極/漏極區(qū)之間。有源線路，或至少其通道區(qū)上一般覆蓋有介電材料如柵極氧化物 或穿隧氧化物(未圖示)。多晶硅浮動(dòng)?xùn)艠O122 —般設(shè)置于通道區(qū)上的介電材料上，且被適 當(dāng)材料組成的間隔物124如氮化物圍繞。多晶硅浮動(dòng)?xùn)艠O122被嵌入導(dǎo)電性絕緣材料128 如氧化物或另一合適絕緣材料中。間隔物124常見于現(xiàn)有CMOS工藝，可用以避免金屬硅化 橋接并分隔淡摻雜與重?fù)诫s的漏極區(qū)，并非本發(fā)明重點(diǎn)。金屬控制柵極126如鎢控制柵極位于淺溝槽絕緣114上，且金屬控制柵極126與 多晶硅浮動(dòng)?xùn)艠O122之間的距離越小越好，比如上述設(shè)計(jì)原則的最小距離。與現(xiàn)有元件類 似，金屬控制柵極126圍繞多晶硅浮動(dòng)?xùn)艠O122的程度越高越好，以增加兩種柵極結(jié)構(gòu)之間 的電容性耦合。必需了解的是，現(xiàn)有的半導(dǎo)體存儲(chǔ)元件10與本發(fā)明的半導(dǎo)體存儲(chǔ)元件100有兩個(gè) 主要的差異點(diǎn)。首先如之前解釋過的，金屬控制柵極126與多晶硅浮動(dòng)?xùn)艠O122之間的距 離130，明顯小于現(xiàn)有半導(dǎo)體存儲(chǔ)元件10中多晶硅控制柵極26與多晶硅浮動(dòng)?xùn)艠O22的最 小距離30。此外，金屬控制柵極126的高度明顯高于多晶硅浮動(dòng)?xùn)艠O122，因此半導(dǎo)體存儲(chǔ) 元件100的金屬控制柵極126、絕緣材料128、間隔物124、與多晶硅浮動(dòng)?xùn)艠O122之間除了 水平方向的電容132以外，還包含邊緣電容132’及132”。這將進(jìn)一步增加?xùn)艠O結(jié)構(gòu)之間的 電容性耦合程度。與現(xiàn)有的半導(dǎo)體存儲(chǔ)元件10相較，本發(fā)明的半導(dǎo)體存儲(chǔ)元件100的優(yōu)點(diǎn)將配合 140nm的CMOS工藝詳述如下。在此工藝中，兩個(gè)多晶硅線路的間的距離下限為200nm，而金 屬結(jié)構(gòu)如LIL與多晶硅線路之間的距離下限為120nm。必需說明的是，上述設(shè)計(jì)原則的尺寸 下限僅用以舉例而非局限本發(fā)明，本領(lǐng)域技術(shù)人員自可依需要選擇不同尺寸下限的工藝。此技術(shù)中的氮化物間隔物其寬度近似于60nm，且其介電常數(shù)^為7。導(dǎo)電性絕 緣材料128為氧化物時(shí)，其介電常數(shù)￡ 為4.2。多晶硅柵極結(jié)構(gòu)的高度h為180nm。在現(xiàn) 有的半導(dǎo)體存儲(chǔ)元件10中，多晶硅控制柵極26與多晶硅浮動(dòng)?xùn)艠O22之間的最大電容可由 下式表示Cpolrpoly = ( ε。x h. L) /E0Tp。ly_poly其中E0Tp。ly_p。ly 為等效氧化厚度，經(jīng)計(jì)算后為 152nm(E0Tp。ly_p。ly = (2X60) X ε J εν+80 = 152nm)。
在本發(fā)明的半導(dǎo)體存儲(chǔ)元件100中，金屬控制柵極126與多晶硅浮動(dòng)?xùn)艠O122之 間的金屬_多晶硅電容可由下式表示Cmetal_poly 一 ( ε ox h. L) /EOTmetal_poly其中E0Tmetal_p。ly 經(jīng)計(jì)算后為 96nm(E0Tmetal_p。ly = (60) X ε οχ/ ε Ν+60 = 96nm)。由上述算式可立即比較出，被介電材料分隔的金屬控制柵極126與多晶硅浮動(dòng)?xùn)?極122之間的水平方向的電容132，比現(xiàn)有的半導(dǎo)體存儲(chǔ)元件10中多晶硅控制柵極與多晶 硅浮動(dòng)?xùn)艠O之間的電容高出1. 58倍(152/96 = 1. 58)。由于金屬控制柵極126的高度遠(yuǎn)高于多晶硅浮動(dòng)?xùn)艠O122的高度，因此前述的邊 緣電容132’可進(jìn)一步增加上述比例(1.58)。此外，實(shí)際工藝中的金屬控制柵極126會(huì)陷入 淺溝槽絕緣114至少數(shù)十nm，額外的邊緣電容132”會(huì)進(jìn)一步提高本發(fā)明的半導(dǎo)體存儲(chǔ)元件 100的存儲(chǔ)晶胞的電容。與多晶硅控制柵極26相較，本發(fā)明的半導(dǎo)體存儲(chǔ)元件100的金屬控制柵極126的 另一優(yōu)點(diǎn)為不受多晶硅空乏效應(yīng)的影響，可避免增加EOT與相關(guān)問題如增加存儲(chǔ)晶胞的程 序化或抹除電壓。采用金屬控制柵極126的另一個(gè)好處是其片電阻遠(yuǎn)低于多晶硅控制柵極26，這將 改善半導(dǎo)體存儲(chǔ)元件100的讀取速度?？梢岳斫獾氖牵瑘D4中的結(jié)構(gòu)僅為簡化的半導(dǎo)體存儲(chǔ)元件。舉例來說，在不偏離本 發(fā)明教示的情況下，多晶硅浮動(dòng)?xùn)艠O122上可具有其他結(jié)構(gòu)如額外的介電層。在一實(shí)施例中，半導(dǎo)體存儲(chǔ)元件100的存儲(chǔ)晶胞包含金屬控制柵極126，其構(gòu)形為 金屬接觸條或LIL，如圖5所示。在圖5中，金屬控制柵極126部分圍繞多晶硅浮動(dòng)?xùn)艠O 122，使控制柵極與浮動(dòng)?xùn)艠O之間的電容最大化。值得注意的是，圖5是本發(fā)明一實(shí)施例的存儲(chǔ)晶胞如2-晶體管(2T)晶胞，在存儲(chǔ) 晶體管周圍具有其他可用元件如存取或選擇晶體管。圖5顯示存取晶體管的多晶硅柵極 150。為了增加金屬控制柵極126與多晶硅浮動(dòng)?xùn)艠O122之間的電容性耦合程度，第 一金屬層160可提供內(nèi)連線結(jié)構(gòu)至分隔的接觸墊142(以接觸源極)、144(以接觸漏極)、 146 (以接觸金屬控制柵極126)、與152 (以接觸存取晶體管的多晶硅柵極150)。為完成上 述接觸，第一金屬層160的構(gòu)形可覆蓋多晶硅浮動(dòng)?xùn)艠O122的大部分區(qū)域。在較佳實(shí)施例中，存取晶體管包含多晶硅柵極150，如存儲(chǔ)晶體管包含多晶硅浮動(dòng) 柵極122 —般，兩者同時(shí)位于半導(dǎo)體基板112中的單一阱區(qū)110內(nèi)。一般來說，半導(dǎo)體存儲(chǔ) 元件100包含多個(gè)類似阱區(qū)。單一阱區(qū)110可為η型阱區(qū)或ρ型阱區(qū)，端視存儲(chǔ)晶體管(與 存取晶體管)的導(dǎo)電性而定。存儲(chǔ)晶體管(與存取晶體管)即所謂的PMOS或NMOS晶體管 兩者之一。必需了解的是，圖5的實(shí)施例僅用以舉例而非局限本發(fā)明，除了這種可能的存儲(chǔ) 晶胞布局外，其他不同的布局亦可采用金屬控制柵極126與多晶硅浮動(dòng)?xùn)艠O122以改善電 容性耦合系數(shù)。舉例來說，圖6是本發(fā)明一實(shí)施例的半導(dǎo)體存儲(chǔ)元件，其存儲(chǔ)晶胞170包含 梳狀或叉合的金屬控制柵極126與多晶硅浮動(dòng)?xùn)艠O122，以最大化兩柵極結(jié)構(gòu)之間的電容 性耦合程度。圖6的存儲(chǔ)器陣列中，2-Τ的存儲(chǔ)晶胞170還含有存取存儲(chǔ)器的多晶硅柵極150，且存儲(chǔ)晶胞170共用的源極結(jié)構(gòu)是由源極接觸墊142周期性地連接在一起。上述配置即一 般所謂的NOR配置，但其他配置如具有不同源極線路的不同存儲(chǔ)陣列的AND配置，亦同樣適 用于本發(fā)明的結(jié)構(gòu)。圖7為本發(fā)明一實(shí)施例中，部分的半導(dǎo)體存儲(chǔ)元件200的上視圖。圖8是圖7的半 導(dǎo)體存儲(chǔ)元件200沿A-A’方向的切線剖視圖，而圖9是圖7的半導(dǎo)體存儲(chǔ)元件200沿B-B’ 方向的切線剖視圖。在半導(dǎo)體存儲(chǔ)元件200中，前述連續(xù)性的金屬控制柵極結(jié)構(gòu)126被置 換為排列成行的接觸物226所形成的金屬控制柵極結(jié)構(gòu)。雖然接觸物226與多晶硅浮動(dòng)?xùn)?極122具有較低的電容，但在設(shè)計(jì)規(guī)則不允許采用接觸條或LIL結(jié)構(gòu)時(shí)，可提供CMOS工藝 另一種選擇。為了減少電容性耦合下降的程度，需在符合設(shè)計(jì)規(guī)則的前提下盡可能縮短金屬接 觸物226之間的距離。在此例中可以預(yù)期的是，由于排列緊密的金屬接觸物226遮蔽多晶 硅浮動(dòng)?xùn)艠O122不受其他線路(與控制柵極結(jié)構(gòu)226不同功能)的影響，因此亦不會(huì)大幅 改變耦合系數(shù)。為了使說明更完整，每一金屬接觸物226較佳連接至第一金屬層160。值得注意的是，大部分的設(shè)計(jì)規(guī)則要求位于淺溝槽絕緣114上的接觸物僅能用以 接觸硅或多晶硅。本發(fā)明的實(shí)施例中的接觸物通過接觸金屬控制柵極結(jié)構(gòu)226的方式，僅 用以耦合電壓至多晶硅浮動(dòng)?xùn)艠O122。技術(shù)上來說這種方式并未導(dǎo)致半導(dǎo)體存儲(chǔ)元件200 具有可信度問題，因此并未違反設(shè)計(jì)規(guī)則。必需了解的是，金屬控制柵極126如LIL形成于 淺溝槽絕緣114上的作法符合多種設(shè)計(jì)規(guī)則，如140nm CMOS工藝的設(shè)計(jì)規(guī)則。圖10是本發(fā)明又一實(shí)施例的半導(dǎo)體存儲(chǔ)元件300的部分剖示圖。在此實(shí)施例中， 金屬控制柵極326如金屬LIL或接觸條，與圍繞多晶硅浮動(dòng)?xùn)艠O的間隔物124部分重疊。此 實(shí)施例特別適用于進(jìn)階的半導(dǎo)體技術(shù)世代，如45nm CMOS工藝。由于金屬接觸物與多晶硅 結(jié)構(gòu)之間的最小距離可小至40nm，間隔物124的寬度可輕易大于上述距離(40nm)。必需了 解的是，此實(shí)施例可進(jìn)一步改善金屬控制柵極326與多晶硅浮動(dòng)?xùn)艠O122之間的電容性耦 合，這歸功于兩者之間的介電材料主要由介電常數(shù)約為7的氮化物所組成。本發(fā)明多種實(shí)施例中的半導(dǎo)體存儲(chǔ)元件可采用任何合適方法進(jìn)行程序化，如 Fowler-Nordheim穿隧法。穿隧原理屬本領(lǐng)域技術(shù)人員所熟知范圍，在此不贅述。上述結(jié)構(gòu) 亦可應(yīng)用其他低電壓的程序化與抹除方法，如通道熱電子注入法與穿通熱空穴注入法，需 要額外的MOS可用晶體管以選擇特定的存儲(chǔ)晶體管進(jìn)行程序化或抹除工藝。由于形成金屬結(jié)構(gòu)或圖案化柵極結(jié)構(gòu)于半導(dǎo)體基板上的方法屬本領(lǐng)域技術(shù)人員 熟知的范圍，在此不贅述。形成金屬結(jié)構(gòu)的技術(shù)為常見的半導(dǎo)體工藝如CMOS工藝。制造前 述實(shí)施例的半導(dǎo)體存儲(chǔ)元件的合適方法包括提供半導(dǎo)體基板，其具有第一導(dǎo)電性的第一 區(qū)域，第一區(qū)域位于相反導(dǎo)電性的分開區(qū)域之間，且第一介電層至少覆蓋第一區(qū)域；形成多 晶硅浮動(dòng)?xùn)艠O于第一區(qū)域上的第一介電層上，且絕緣材料圍繞多晶硅浮動(dòng)?xùn)艠O；以及形成 金屬控制柵極結(jié)構(gòu)鄰近多晶硅浮動(dòng)?xùn)艠O，且金屬控制柵極結(jié)構(gòu)電容性耦合至多晶硅浮動(dòng)?xùn)?極。當(dāng)?shù)谝粚?dǎo)電性為η型時(shí)，相反導(dǎo)電性為ρ型；當(dāng)?shù)谝粚?dǎo)電性為P型時(shí)，相反導(dǎo)電性 為η型。分開區(qū)域一般包含源極區(qū)與漏極區(qū)，其形成方法可為現(xiàn)有的注入步驟。第一介電 層如穿隧氧化層可由任何合適方法成長及圖案化。形成于第一介電層頂部上的多晶硅浮動(dòng) 柵極122可由任何合適方法形成，如沉積多晶硅層與后續(xù)圖案化多晶硅層。間隔物可由任何合適方法成長于柵極側(cè)壁，而上述結(jié)構(gòu)可嵌入任何合適介電材料如氧化硅中。金屬控制 柵極結(jié)構(gòu)(126)可由任何合適方法形成，比如在介電材料中形成溝槽后填入金屬。調(diào)整上 述方法的步驟順序或加入其他步驟的其他實(shí)施例亦為本領(lǐng)域技術(shù)人員所熟知，同樣屬于本 發(fā)明范疇。 雖然本發(fā)明已以數(shù)個(gè)較佳實(shí)施例公開如上，然而其并非用以限定本發(fā)明，任何本 領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤飾，因此本發(fā)明的 保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種半導(dǎo)體存儲(chǔ)元件，包括一半導(dǎo)體基板，具有第一導(dǎo)電性的第一區(qū)域，該第一區(qū)域位于相反導(dǎo)電性的分開區(qū)域之間，且一第一介電層至少覆蓋該第一區(qū)域；一第一多晶硅浮動(dòng)?xùn)艠O位于該第一區(qū)域上的該第一介電層上，且一絕緣材料圍繞該多晶硅浮動(dòng)?xùn)艠O；以及一金屬控制柵極結(jié)構(gòu)鄰近該多晶硅浮動(dòng)?xùn)艠O，且該金屬控制柵極結(jié)構(gòu)電容性耦合至該多晶硅浮動(dòng)?xùn)艠O。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)元件，其中該金屬控制柵極結(jié)構(gòu)的高度大于該多晶 硅浮動(dòng)?xùn)艠O的高度。
3.如權(quán)利要求1或2所述的半導(dǎo)體存儲(chǔ)元件，其中該金屬控制柵極結(jié)構(gòu)與該多晶硅浮 動(dòng)?xùn)艠O叉合交錯(cuò)。
4.如權(quán)利要求1或2所述的半導(dǎo)體存儲(chǔ)元件，其中該金屬控制柵極結(jié)構(gòu)包括多個(gè)彼此 分離的金屬部分，且所述多個(gè)金屬部分的間隔有另一絕緣材料。
5.如權(quán)利要求1或2中所述的半導(dǎo)體存儲(chǔ)元件，還包括一第一導(dǎo)電性的第二區(qū)域，位于該相反導(dǎo)電性的分開區(qū)域與相反導(dǎo)電性的另一區(qū)域之 間，且另一介電層覆蓋至少該第二區(qū)域；以及一另一柵極位于該第二區(qū)域上的另一介電層上。
6.如權(quán)利要求1或2中所述的半導(dǎo)體存儲(chǔ)元件，其中該金屬控制柵極結(jié)構(gòu)與該半導(dǎo)體 基板的間隔有一第二介電層。
7.如權(quán)利要求6中所述的半導(dǎo)體存儲(chǔ)元件，其中該第一介電層的厚度與該第二介電層 的厚度不同。
8.如權(quán)利要求1或2中所述的半導(dǎo)體存儲(chǔ)元件，其中該金屬控制柵極結(jié)構(gòu)部分覆蓋該 絕緣材料。
9.一種電子元件，包括權(quán)利要求1或2中所述的半導(dǎo)體存儲(chǔ)元件。
10.一種半導(dǎo)體存儲(chǔ)元件的形成方法，包括提供一半導(dǎo)體基板，該半導(dǎo)體基板具有第一導(dǎo)電性的第一區(qū)域，該第一區(qū)域位于相反 導(dǎo)電性的分開區(qū)域之間；以一第一介電層覆蓋至少該第一區(qū)域；形成一多晶硅浮動(dòng)?xùn)艠O于該第一區(qū)域上的第一介電層上；以一絕緣材料圍繞該多晶硅浮動(dòng)?xùn)艠O；以及形成一金屬控制柵極結(jié)構(gòu)鄰近該多晶硅浮動(dòng)?xùn)艠O，使金屬控制柵極結(jié)構(gòu)與該多晶硅浮 動(dòng)?xùn)艠O之間的距離足以使該金屬控制柵極結(jié)構(gòu)電容性耦合至該多晶硅浮動(dòng)?xùn)艠O。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)元件及電子元件與其形成方法。其中半導(dǎo)體存儲(chǔ)元件(100，200，300)包括半導(dǎo)體基板(112)，具有第一導(dǎo)電性的第一區(qū)域，該第一區(qū)域位于相反導(dǎo)電性的分開區(qū)域之間，且一第一介電層至少覆蓋該第一區(qū)域；多晶硅浮動(dòng)?xùn)艠O(122)位于第一區(qū)域上的第一介電層上，且絕緣材料(124)圍繞多晶硅浮動(dòng)?xùn)艠O；以及金屬控制柵極結(jié)構(gòu)(126，226，326)鄰近多晶硅浮動(dòng)?xùn)艠O，且金屬控制柵極結(jié)構(gòu)電容性耦合至多晶硅浮動(dòng)?xùn)艠O。本發(fā)明還提供上述半導(dǎo)體存儲(chǔ)元件(100，200，300)的形成方法。上述半導(dǎo)體存儲(chǔ)元件可進(jìn)一步縮減元件尺寸。
文檔編號(hào)H01L27/115GK101901812SQ20101018079
公開日2010年12月1日 申請(qǐng)日期2010年5月14日 優(yōu)先權(quán)日2009年5月14日
發(fā)明者米契爾·荷斯·文·杜倫, 阿契爾·納德 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司