專利名稱：Mosfet結構及其制作方法
技術領域：
本申請一般地涉及半導體器件及其制作領域，更為具體地，涉及一種MOSFET (金屬氧化物半導體場效應晶體管)結構及其制作方法。
背景技術：
隨著半導體技術的發(fā)展，晶體管尺寸不斷縮小，器件和系統(tǒng)的速度隨之提高。在這種尺寸減小的晶體管中，柵介質層例如S^2的厚度也隨之變薄。然而，當S^2的厚度薄到一定程度時，其將不再能很好地起到絕緣的作用，容易產生從柵極到有源區(qū)的漏電流。這使得器件性能極大惡化。為此，替代常規(guī)的SiO2/多晶硅的柵堆疊，提出了高k材料/金屬的柵堆疊結構。所謂高k材料是指介電常數(shù)k大于3. 9的材料。例如，高k材料可以包括Hf02、HfSi0、HfSi0N、 HfTaO, HfTiO, HfZrOai2O3或La2O3等。通過使用這種高k材料作為柵介質層，可以極大程度上克服上述漏電流問題。在現(xiàn)有技術中已經知道，在作為柵介質層的材料中加入La等材料，將能夠有效地降低晶體管的閾值電壓(Vt)，這有助于改善器件性能。然而，La等材料的這種降低閾值電壓Vt的有效性受到多種因素的影響。例如，在參考文獻1(M. Inoue et al, "Impact of Area Scaling onThreshold Voltage Lowering in La-Containing High-k/Metal GateNMOSFETs Fabricated on (100) and(110)Si2009Symposium on VLSITechnology Digest of Technical Papers，pp. 40-41)中，對La的這種有效性進行了詳細的研究，發(fā)現(xiàn)存在著較強的窄寬度效應(即，柵極寬度越窄，La的有效性越低)和角效應(即，溝道區(qū)的圓角影響La的有效性)。隨著溝道不斷變窄，柵介質層的有效性在溝道區(qū)的范圍內受到影響。因此有必要進一步采取其他措施，以便有效應對閾值電壓Vt的降低。

發(fā)明內容
鑒于上述問題，本發(fā)明的目的在于提供一種金屬氧化物半導體場效應晶體管 (MOSFET)結構及其制作方法，該MOSFET能夠減小閾值電壓(Vt)沿溝道長度和寬度方向的變化，從而改善器件性能。根據本發(fā)明的一個方面，提供了一種金屬氧化物半導體場效應晶體管，包括半導體襯底；在所述半導體襯底上形成的柵堆疊，所述柵堆疊包括高k柵介質層和柵極主體層； 側墻，包括在所述柵堆疊外側依次形成的第一側墻和第二側墻，所述第一側墻由含La氧化物形成。優(yōu)選地，所述高k 柵介質層包括 Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, A1203、 La2O3, ZrO2, LaAlO和中任一種或多種的組合。其中，所述含La氧化物包括La203、LaAlO, LaHfO, LaZrO中任一種或多種的組合。優(yōu)選地，所述第一側墻的厚度小于等于5nm ；第二側墻由氮化物形成。
第二側墻的外側可以包括第三側墻，即第二側墻位于第一側墻和第三側墻之間。 第三側墻可以為氧化物、氮化物或低k材料形成。低k材料可以為Si02、Si0F、SiC0H、Si0、 SiCO, HSQ和MSQ中的任一種或多種的組合。根據本發(fā)明的另一方面，提供了一種制作金屬氧化物半導體場效應晶體管的方法，包括提供半導體襯底；在所述半導體襯底上依次形成高k柵介質層、柵極主體層，并進行構圖以形成柵堆疊；在所述柵堆疊的外側依次形成第一側墻和第二側墻，所述第一側墻由含La氧化物形成。根據本發(fā)明的實施例，在側墻中加入了一層由含La氧化物形成的第一側墻，由于 La元素向柵介質層中擴散，因此能夠有效降低晶體管的閾值電壓Vt0


通過以下參照附圖對本發(fā)明實施例的描述，本發(fā)明的上述以及其他目的、特征和有點將更為清楚，在附圖中圖1-5示出了根據本發(fā)明一個實施例的制作金屬氧化物半導體場效應晶體管 (MOSFET)的流程中部分階段的示意截面圖。
具體實施例方式以下，通過附圖中示出的具體實施例來描述本發(fā)明。但是應該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發(fā)明的概念。在附圖中示出了根據本發(fā)明實施例的半導體器件的截面圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區(qū)域/層。圖1-4示出了根據本發(fā)明一個實施例的制作金屬氧化物半導體場效應晶體管 (MOSFET)的流程中部分階段的示意截面圖。優(yōu)選地，首先如圖1所示，在半導體襯底1001中形成淺溝槽隔離(STI) 1002，以隔離各單獨的器件區(qū)域。STI 1002例如可以通過在半導體襯底1001中蝕刻出淺槽并淀積 SiO2而形成。接著，在半導體襯底1001上形成晶體管結構的柵堆疊100A、100B。在此，示出了兩個晶體管結構。但是，本領域普通技術人員應當理解，本發(fā)明不限于此，可以僅存在單個晶體管結構，或者存在三個乃至更多晶體管結構；而且所示兩個晶體管結構的位置關系也不限于圖中所示。柵堆疊100AU00B例如分別包括高k材料層1003、柵極金屬層1004 ；優(yōu)選地，還可以包括多晶硅1005。本發(fā)明實施例中所舉的柵極主體包括柵極金屬層1004和多晶硅1005。 在其他的實施例中，柵極主體可以包括其他的結構，例如，多晶硅上可以形成NiSi等結構來減小柵電阻。這種柵堆疊100AU00B可以通過多種方式來形成。具體地，例如在襯底上依次淀積高k材料的柵介質層、柵極金屬層以及可選的多晶硅或非晶硅層。例如，高k材料可以包括 Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, A1203、La2O3, ZrO2, LaAlO 和 11 中的任一種或多種，厚度例如為l_5nm。柵極金屬層例如可以包括TaN、T￡i2C、HfN、HfC、TiC、TiN、 MoN, MoC、TaTbN, TaErN, TaYbN, TaSiN, TaAlN, TiAIN、TaHfN, TiHfN, HfSiN, MoSiN, MoAIN、 Mo、Ru、RuO2, RuTax, NiTax等，厚度例如可以為10-20nm?？蛇x的多晶硅或非晶硅層厚度例如為50-100nm。然后，對淀積的各層進行構圖，以形成柵堆疊。然后，例如可以進行LDD (輕摻雜漏)摻雜，從而在柵堆疊的兩側形成輕摻雜區(qū)，也稱為源/漏延伸區(qū)(SDE)，SDE在溝道兩端形成的淺結有利于抑制短溝道效應。接著，如圖2所示，在半導體襯底1001包括柵堆疊100A、100B上淀積含La氧化物層1006，例如厚度約為3-5nm，材料例如為La203、LaAW、LaHf0、LaZrO中任一種或多種的組合。在此所說的“淀積”可以包括各種淀積材料的方式，例如包括但不限于CVD(化學氣相淀積)、分子束外延(MBE)、蒸鍍等。隨后，如圖3所示，對所淀積的含La氧化物層1006進行構圖，例如通過RIE (反應離子刻蝕)等干法刻蝕，使得該含La氧化物層僅留在柵堆疊100AU00B的側壁，如圖3中 1006'所示，從而構成第一側墻1006'。與上述形成第一側墻的方法類似，接著進一步形成側墻的其他部分，如第二側墻 1007、第三側墻1008?？梢栽谛纬闪说谝粋葔Φ陌雽w襯底1001上淀積另一氧化物層，例如SiO2，并采用干法刻蝕該氧化物層，從而在第一側墻1006'的外側形成第二側墻1007。接著在形成了第二側墻1007的外壁上淀積氮化物層，例如Si3N4，對該氮化物層進行刻蝕以在第二側墻1007的外側形成第三側墻。第三側墻的材料還可以是氧化物或低k材料，包括 SiO2, SiOF, SiCOH, SiO, SiCO, HSQ和MSQ中的任一種或多種的組合。形成側墻的方法在現(xiàn)有技術中是已知的，在此不再贅述?？梢赃x擇是否形成第三側墻1008，該側墻不是必須的。如果不形成第三側墻，那么形成的結構如圖5所示，包括第一側墻和第二側墻。一般地，第一側墻的厚度可以為l-5nm，第二側墻為氧化物，厚度為3-lOnm，第三側墻可以為氧化物、氮化物或低k介質材料，例如Si02、SiOF, SiCOH、SiO、SiCO、HSQ和MSQ 中的任一種或多種的組合，厚度約為10-50nm。形成側墻之后，以柵堆疊100A、100B為掩模，進行源/漏區(qū)注入，之后，在形成側墻 (1006'、1007、1008)后，以柵堆疊和側墻一起為掩模來進行源/漏區(qū)注入，以形成源/漏區(qū)，如圖4中虛線所示。由于這種源/漏區(qū)的形成與本發(fā)明的主旨并無直接關聯(lián)，在此省略了對其的詳細描述。最終，得到了圖4所示的根據本發(fā)明一個實施例的MOSFET結構。具體地，如圖4所示，該MOSFET包括半導體襯底1001 ；在半導體襯底1001上形成的柵堆疊，柵堆疊包括柵介質層1003、柵極主體層(包括柵極金屬層1004以及可選的多晶硅層1005)；以及側墻，從柵堆疊一側開始依次包括第一側墻1006'、第二側墻1007、以及可選的第三側墻1008。其中，柵介質層 1003 可以包括 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2, LaAW和TW2中的任一種或多種的組合，柵介質層1003厚度例如為l-5nm。第一側墻1006 ‘ 厚度優(yōu)選為小于等于5nm，可以由含La氧化物形成，例如La203、LaAlO, LaHfO, LaZrO中任一種或多種的組合。第二側墻的厚度約為3-lOnm，由氧化物形成，例如Si02、SiOF, SiCOH、 SiO、SiCO等。第三側墻的厚度約為10-50nm，可以是氮化物、氧化物或低k介質材料，例如Si3N4, SiO2, SiOF、SiCOH, SiO, SiCO, HSQ 和 MSQ 等或它們的組合。根據本發(fā)明另一實施例的MOSFET如圖5所示，與圖4的結構不同的是，柵堆疊的兩側只包括第一側墻1006'和第二側墻1007。對于采用高k柵介質層的MOSFET來說，溝道越窄，柵介質層的有效性很容易受到影響，尤其是在溝道的邊緣。本發(fā)明的實施例在柵堆疊的外側形成了含La氧化物形成的第一側墻1006'，部分La元素擴散到柵介質層中，能夠有效降低晶體管的閾值電壓Vt，改善器件的性能。優(yōu)選地，還可以在柵介質層1003中引入La2O3，以便降低最終形成的晶體管結構的閾值電壓(Vt)。在以上的描述中，對于各層的構圖、刻蝕等技術細節(jié)并沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過現(xiàn)有技術中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法并不完全相同的方法。以上參照本發(fā)明的實施例對本發(fā)明予以了說明。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權利要求及其等價物限定。 不脫離本發(fā)明的范圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落在本發(fā)明的范圍之內。
權利要求
1.一種金屬氧化物半導體場效應晶體管，包括 半導體襯底；在所述半導體襯底上形成的柵堆疊，所述柵堆疊包括高k柵介質層和柵極主體層； 側墻，包括在所述柵堆疊外側依次形成的第一側墻和第二側墻，所述第一側墻由含La 氧化物形成。
2.如權利要求1所述的晶體管，其中，所述高k柵介質層包括Hf02、HfSiO、HfSiON、 HfTaO, HfTiO, HfZrO, A1203、La2O3, ZrO2, LaAlO 和 11 中任一種或多種的組合。
3.如權利要求1所述的方法，其中，所述含La氧化物包括Lei203、LaAlO,LaHfO, LaZrO 中任一種或多種的組合。
4.如權利要求1所述的方法，其中，所述第一側墻的厚度小于等于5nm。
5.如權利要求1所述的方法，其中所述第二側墻由氧化物形成。
6.如權利要求1至5中任一項所述的方法，其中所述第二側墻的外側形成有第三側墻。
7.如權利要求6所述的方法，其中所述第三側墻為氧化物、氮化物或低k材料。
8.如權利要求7所述的方法，其中所述低k材料包括=SiO2,SiOF、SiCOH, SiO, SiCO, HSQ和MSQ中的任一種或多種的組合。
9.一種制作金屬氧化物半導體場效應晶體管的方法，包括 提供半導體襯底；在所述半導體襯底上依次形成高k柵介質層、柵極主體層，并進行構圖以形成柵堆疊； 在所述柵堆疊的外側依次形成第一側墻和第二側墻，所述第一側墻由含La氧化物形成。
10.如權利要求9所述的方法，其中在柵堆疊的外側依次形成第一側墻和第二側墻的步驟包括淀積第一氧化物層，并刻蝕所述第一氧化物層以在所述柵堆疊外側形成第一側墻，所述第一氧化物為含La氧化物；淀積第二氧化物層，并干法刻蝕所述第二氧化物層以在第一側墻外側形成第二側墻。
11.如權利要求10所述的方法，其中所述含La氧化物為La2OyLaAWALaHfCKLaZrO中任一種或多種的組合。
12.如權利要求9所述的方法，所述柵介質層包括Hf02、HfSiO、HfSiON、HfTaO,HfTiO, HfZr0,Al203> La2O3, ZrO2, LaAlO 和中任一種或多種的組合。
13.根據權利要求9至12中任一項所述的方法，在形成第二側墻之后，還包括 淀積第三氧化物層、氮化物層或低k材料層，并干法刻蝕所述第三氧化物層、氮化物層或低k材料層以在第二側墻外側形成第三側墻。
14.如權利要求13所述的方法，其中所述低k材料包括Si02、Si0F、SiC0H、Si0、SiC0、 HSQ和MSQ中的任一種或多種的組合。
全文摘要
本申請公開了一種MOSFET結構及其制作方法。該MOSFET結構包括半導體襯底；在所述半導體襯底上形成的柵堆疊，所述柵堆疊包括高k柵介質層和柵極主體層；側墻，包括在所述柵堆疊外側依次形成的第一側墻和第二側墻，所述第一側墻由含La氧化物形成。本發(fā)明的實施例適用于集成電路制造。
文檔編號H01L21/28GK102254945SQ20101018161
公開日2011年11月23日 申請日期2010年5月19日 優(yōu)先權日2010年5月19日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學院微電子研究所