專利名稱：集成電路結構的制作方法
技術領域：
本發(fā)明是有關于一種集成電路的裝置，且特別是有關于一種集成電路的制造過程 中層間介電層的填洞結構。
背景技術：
替代性柵極(R印lacement gates)已經(jīng)廣泛地用于集成電路的制造中。在替代性 柵極的形成過程中，先形成多晶硅柵極，接著在之后的制程步驟中，利用金屬柵極取代。利 用替代性柵極，PMOS與NMOS組件的柵極可擁有能帶邊際工作函數(shù)，因此其效能可被最佳 化。替代性柵極一般具有很大的高度，因此其位于柵極堆疊間的洞的高寬比也很高。 例如，圖1描繪柵極條102與104兩者相鄰。洞106也因此形成于柵極條102與104之間。 在形成柵極條102與104之后，接觸蝕刻終止層(CESL) 108也可被形成。而接觸蝕刻終止 層108的形成會不利地造成洞106的高寬比增加。請參照圖2，層間介電層(ILD) 110，通常表作ILD0，形成用來填洞106。在接續(xù)的 制程步驟中，柵極條102與104可利用金屬柵極取代?，F(xiàn)在，高密度等離子(HDP)制程廣泛 地運用在ILDO柵極填滿的過程中。然而，高密度等離子的填洞能力還不夠好，因此空隙112 會有可能形成在洞106之中。如果利用先進制程，例如22nm或20nm的技術來形成的話，洞 106的高寬比將特別高。因此，需要一個方法或結構來克服前述先前技術中所敘述的缺點。

發(fā)明內容
因此，本發(fā)明的目的在于提供一種集成電路，克服前述先前技術中所敘述的缺點。根據(jù)本發(fā)明的一實施例，用以形成集成電路結構的方法包括提供具有第一柵極條 與位于第一柵極條側邊的柵極間隙壁的集成電路結構。形成接觸蝕刻終止層。此接觸蝕刻 終止層包括一頂部分直接位于第一柵極條之上，一個底部分低于頂部分。頂部分與底部分 互相分開間隔一個空間。柵極間隙壁的一部分側壁面向前述空間并沒有接觸蝕刻終止層形 成于之上。依據(jù)本發(fā)明一實施例，提供了一種集成電路結構。此集成電路結構包括有第一柵 極條，一柵極間隙壁位于第一柵極條側邊，與接觸蝕刻終止層，其具有低于柵極間隙壁三頂 面的底部分。其中柵極間隙壁的一部分側壁并沒有接觸蝕刻終止層形成于之上。其它實施例亦有揭露。本發(fā)明提供一種集成電路結構，該集成電路結構至少包含一第一柵極條；一第 二柵極條，與該第一柵極條相鄰間隔一洞而設置；一柵極間隙壁，位于該第一柵極條的一側 壁上；以及一接觸蝕刻終止層，包含一底部分，其中該底部分低于該柵極間隙壁的一頂面， 并位于該洞之中，該柵極間隙壁的一部分側壁上無接觸蝕刻終止層。優(yōu)選地，該接觸蝕刻終止層的該底部分連接該柵極間隙壁的一底部分。
優(yōu)選地，該接觸蝕刻終止層的該底部分與該柵極間隙壁間有所間隔。
優(yōu)選地，所述的集成電路結構還包含一源/漏極區(qū)域與一源/漏極硅化物，該源/ 漏極區(qū)域鄰近該第一柵極條，其中該接觸蝕刻終止層的該底部分直接位于該源/漏極區(qū)域 上方；該源/漏極硅化物接觸并位于該源/漏極區(qū)域上方，其中該接觸蝕刻終止層的該底部 分接觸并直接位于該源/漏極硅化物上方。優(yōu)選地，所述的集成電路結構還包含一層間介電層，接觸并位于該接觸蝕刻終止 層上方；以及一接觸窗插塞，位于該層間介電層中，其中該接觸窗插塞延伸至該接觸蝕刻終 止層的該底部分并接觸該源/漏極硅化物。優(yōu)選地，該接觸蝕刻終止層還包括一頂部分，直接位于該第一柵極條上方且與該 接觸蝕刻終止層的該底部分分離，該接觸蝕刻終止層的該頂部分與該接觸蝕刻終止層的該 底部分是由相同材質所形成，其中該接觸蝕刻終止層的該底部分薄于該接觸蝕刻終止層的 該頂部分。本發(fā)明還提供一種集成電路結構，其特點在于，該集成電路結構至少包含一第一 導體條；一第一間隙壁位于該第一導體條的一側壁；一第二導體條；一第二間隙壁位于該 第二導體條的一側壁；一洞，位于該第一間隙壁與該第二間隙壁之間；一接觸蝕刻終止層， 包含一頂部分，直接位于該第一導體條上方；一底部分，位于該洞中，且與該頂部分無連 接，其中該第一間隙壁的一側壁上無形成任何接觸蝕刻終止層，該第一導體條形成一第一 MOS組件的一柵極，該第二導體條形成一第MOS組件的一柵極；以及一層間介電層，位于該 洞中，且將該第一間隙壁與該接觸蝕刻終止層的該底部分隔開。優(yōu)選地，所述的集成電路結構還包含一源/漏極區(qū)域，相鄰且位于該洞之下；以 及一源/漏極硅化物，位于該一源/漏極區(qū)域上方并與其連接，其中該接觸蝕刻終止層的該 底部分連接該源/漏極硅化物。優(yōu)選地，該接觸蝕刻終止層的該底部分與該第一間隙壁及該第二間隙壁間有所間隔。優(yōu)選地，該接觸蝕刻終止層的該底部分與該第一間隙壁接觸。各實施例優(yōu)點包括降低柵極條間洞的高寬比。因此可輕易地避免產(chǎn)生空隙，并填 滿柵極條間的洞。


如下

視圖。
為讓本發(fā)明的上述和其它目的、特征、優(yōu)點與實施例能更明顯易懂，所附

圖1與圖2是繪示描述常見的集成電路結構制造過程的中間步驟的剖面圖； 圖3A至圖9是繪示各實施例中集成電路結構制造過程的中間步驟的剖面圖與上
主要組件符號說明
102 柵極條104 柵極條
106 洞108 接觸蝕刻終止層
110:層間介電層112:空隙
10:基板20:柵介電層
21 第一柵極堆疊22 第一柵極條
5
24選擇性硬光罩層26 柵極間隙壁
30源/漏極32 硅化物區(qū)
34洞36 源/漏極
40柵介電層41 第二柵極堆疊
42第二柵極條44 選擇性硬光罩層
46柵極間隙壁48 源/漏極
50淺溝渠隔離區(qū)52 接觸蝕刻終止層
52-1 頂部分52-2 側壁部分
52--3 底部分60 層間介電層
62金屬柵極68 柵極硅化物
70層間介電層72 金屬柵極
74附加層間介電層76 接觸窗插塞
78柵極硅化物
具體實施例方式于此提供了 一個新穎的集成電路結構與其制造方式。亦描述實施例的中間制造過 程。各種實施例的變化也被討論。所有變化的視點與說明的實施例，利用參考標號來標示 出各組件。圖3A描繪集成電路結構的剖面圖。首先，提供基板10，其中基板10可利用各種 熟知的半導體材料形成，例如硅、硅鍺、砷化鎵等半導體材料。第一柵極堆疊21與第二柵極 堆疊41形成于基板10之上。第一柵極堆疊21包括柵介電層20、第一柵極條22，與選擇性 硬光罩層24。柵極間隙壁26形成于柵極堆疊21的側壁。第二柵極堆疊41包括柵介電層 40、第二柵極條42與選擇性硬光罩層44。柵極間隙壁46形成于柵極堆疊41的側壁。柵極 堆疊26與46被設置使洞34位于兩者之間。在一實施例中，柵極條22與42由其它導電材質形成，像是金屬、金屬硅化物、金屬 氮化物或者其它相同形質的物質。共享源極或共享漏極30 (以下以源極/漏極標示)可位 于基板10，并在柵極堆疊21與41之間。源極/漏極區(qū)域36與48可各自地形成相鄰于柵 極堆疊21與41。此外，硅化物區(qū)32可形成于源極/漏極區(qū)域30、36與48上。柵極堆疊 21與源極/漏極區(qū)域30與36形成第一 MOS組件；柵極堆疊41與源極/漏極區(qū)域30與48 形成第二 MOS組件。圖3B描繪另一實施例，其中柵極條22與42直接形成于淺溝渠隔離區(qū)50之上，此 外，圖3B所示的結構也可作為圖3A所示結構的延展部分。圖3A與圖3B的上視圖描繪于 圖3C中。圖4描繪接觸蝕刻終止層52的構成，其可利用已知的接觸蝕刻終止層材料來形 成，但并不限制于此。例如氮硅化合物(SiNx)、氮氧化合物(SiOx)、氮氧化硅(SiON)JIK 硅(SiC)、氮碳化硅(SiCN)、氮化硼(BN)、氮化硼硅(SiBN)、氮化硼炭硅(SiCBN)與上述材 料的組合。接觸蝕刻終止層52使用等離子輔助化學氣相沉積(PECVD)形成。即使類似的 方式，如次常壓化學氣相沉積(SACVD)、低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、高 密度等離子(HDP)、等離子輔助原子層沉積(PEALD)、分子層沉積(MLD)、等離子脈沖化學氣相沉積(PICVD)等也可利用。在一實施例中，接觸蝕刻終止層52包含頂部分52-1、側壁部分52_2與底部分 52-3。頂部分52-1位于選擇性硬光罩層24與44之上。側壁部分52_2位于柵極間隙壁26 與46的側壁。底部分52-3則位于洞34的底部，且在硅化物區(qū)32之上。側壁部分52_2具 有與頂部分52-1和底部分52-3不同的特性。在一實施例中，側壁部分52-2具有較低的密 度，例如約頂部分52-1和底部分52-3密度的80%。接觸蝕刻終止層52的一種典型的形成方式為利用等離子輔助化學氣相沉積來形 成。利用等離子輔助化學氣相沉積來形成接觸蝕刻終止層52可包括利用低頻率的能量源 提供一個頻率能量來產(chǎn)生等離子，其中低頻率能量的頻率可低于約900千赫茲(KHz)。典型 的低頻為約350千赫茲。此外，為了產(chǎn)生等離子，一個高頻率能量源亦可用來提供一個高頻 率能量。高頻率能量的頻率可大于約900千赫茲。典型的高頻為約13. 56兆赫茲。通過上 述，功率(power)通過低頻率能量源所提供，因此可直接參考為低頻率功率，當功率由高頻 率能量源所提供，則可直接參考為高頻率功率。高頻率功率與低頻率功率可在形成接觸蝕 刻終止層52時同時提供。據(jù)觀察，低頻率功率具有轟撞觸蝕刻終止層52的效果，其將導致 接觸蝕刻終止層52的水平部分(頂部分52-1和底部分52-3)的較大密度，側壁部分52_2 受到較少的轟撞影響，也因此具有低于頂部分52-1和底部分52-3的密度。低頻率功率也可 相對應于高頻率功率進行增加來增加頂部分52-1和底部分52-3的增密效應(densifying effect)。在提供高頻率能量與低頻率能量的一實施例中，高頻率功率比上低頻率功率的比 可小于大約1，小于大約0. 8，或甚至小于大約0. 1。接著，將執(zhí)行等相蝕刻來移除接觸蝕刻終止層52的側壁部分52-2，而頂部分52_1 和底部分52-3沒有被移除。一實施例中，觸蝕刻終止層52以氮化硅形成，等相蝕刻可為使 用磷酸的濕蝕刻。因為側壁部分52-2具有低密度，其具有比頂部分52-1和底部分52-3高 的蝕刻率。在等相蝕刻中，頂部分52-1和底部分52-3也將減少，然而，可控制等相蝕刻使 最少有部分的頂部分52-1和底部分52-3被保留。圖5A描述一個實施例，其中保留的底部 分52-3與柵極間隙壁26及/或24有一間隔。圖5B描述另一個實施例，其中保留的底部 分52-3與柵極間隙壁26及/或24相接觸。最終頂部分52_1可具有大于底部分52_3的 厚度。根據(jù)除去的觸蝕刻終止層52的側壁部分52-2，洞34的高寬比(高度H比上寬度 W;請參照圖5A)降低，因此在接下來的填洞制程中，產(chǎn)生空隙的機率也會降低。圖6描繪出 填滿層間介電層(ILD)60，此處也表述成ILD0，因為附加的ILD亦形成于其上。層間介電層 可使用包括已知的接觸蝕刻終止層材質來形成，但不限制于例如氮硅化合物(SiNx)、氮氧 化合物(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硼硅(SiBN)、氮化硼炭硅(SiCBN)與 上述材料的組合。一實施例中，層間介電層60使用高密度等離子(HDP)形成，但其它方式 例如次常壓化學氣相沉積、低壓化學氣相沉積、原子層沉積、等離子輔助原子層沉積、分子 層沉積、等離子脈沖化學氣相沉積、旋涂(spin-on)等類似的技術亦可使用。請參照圖7，化 學機械研磨也可用來移除選擇性硬光罩層24與44及頂部分52-1。在另一個選擇的實施例 中，使用化學機械研磨時，選擇性硬光罩層24與44可作為化學機械研磨的停止層。接著， 柵介電層20與40與柵極條22與42被層間介電層(柵介電層；gate dielectrics)60與 70及金屬柵極62與72所取代。此過程已為已知技術，故不在此進行贅述。因此圖3B所描繪的柵極堆疊將被層間介電層60與70及金屬柵極62與72所取代。在接續(xù)的制程步驟中，如圖8所示，附加層間介電層74亦被表示為ILD1，形成于 層間介電層60之上。接下來的制程為形成接觸窗開口于附加層間介電層74與層間介電層 60中，并填滿接觸窗開口以形成接觸窗插塞76。在接觸窗開口的形成中，接觸蝕刻終止層 52的底部分52-3用來終止蝕刻。在另一選擇的實施例中，如圖9所示，并無形成選擇性硬光罩層24與44(請參照 圖3A)，或者有形成但于形成硅化物區(qū)之前移除。柵極硅化物68與78可各自地形成于柵 極條22與42之上。在此實施例中，柵介電層20與40與柵極條22與42不會被層間介電 層60與70及金屬柵極62與72所取代。因此，在連接柵極硅化物68與78的接觸窗插塞 的形成中，接觸蝕刻終止層52的頂部分52-1可用來終止蝕刻。前述的各項實施例中有的許多優(yōu)越的特點。由于移除接觸蝕刻終止層52的側壁 部分，相鄰柵極間隙壁的洞的高寬比下降。因此，填洞可降低空隙產(chǎn)生。此特別有益于利用 后柵極接近(gate-last approach)以形成MOS組件，因其柵極堆疊具有相對較大的高度。雖然本發(fā)明已以實施方式揭露如上，然其并非用以限定本發(fā)明，任何熟悉此技藝 者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾，因此本發(fā)明的保護范圍當 視權利要求書所界定的范圍為準。
權利要求
一種集成電路結構，該集成電路結構至少包含一第一柵極條；一第二柵極條，與該第一柵極條相鄰間隔一洞而設置；一柵極間隙壁，位于該第一柵極條的一側壁上；以及一接觸蝕刻終止層，包含一底部分，其中該底部分低于該柵極間隙壁的一頂面，并位于該洞之中，該柵極間隙壁的一部分側壁上無接觸蝕刻終止層。
2.根據(jù)權利要求1所述的集成電路結構，其特征在于，該接觸蝕刻終止層的該底部分 連接該柵極間隙壁的一底部分。
3.根據(jù)權利要求1所述的集成電路結構，其特征在于，該接觸蝕刻終止層的該底部分 與該柵極間隙壁間有所間隔。
4.根據(jù)權利要求1所述的集成電路結構，其特征在于，還包含一源/漏極區(qū)域與一源 /漏極硅化物，該源/漏極區(qū)域鄰近該第一柵極條，其中該接觸蝕刻終止層的該底部分直接 位于該源/漏極區(qū)域上方；該源/漏極硅化物接觸并位于該源/漏極區(qū)域上方，其中該接觸 蝕刻終止層的該底部分接觸并直接位于該源/漏極硅化物上方。
5.根據(jù)權利要求4所述的集成電路結構，其特征在于，還包含 一層間介電層，接觸并位于該接觸蝕刻終止層上方；以及一接觸窗插塞，位于該層間介電層中，其中該接觸窗插塞延伸至該接觸蝕刻終止層的 該底部分并接觸該源/漏極硅化物。
6.根據(jù)權利要求1所述的集成電路結構，其特征在于，該接觸蝕刻終止層還包括一頂 部分，直接位于該第一柵極條上方且與該接觸蝕刻終止層的該底部分分離，該接觸蝕刻終 止層的該頂部分與該接觸蝕刻終止層的該底部分是由相同材質所形成，其中該接觸蝕刻終 止層的該底部分薄于該接觸蝕刻終止層的該頂部分。
7.一種集成電路結構，其特征在于，該集成電路結構至少包含 一第一導體條；一第一間隙壁位于該第一導體條的一側壁； 一第二導體條；一第二間隙壁位于該第二導體條的一側壁； 一洞，位于該第一間隙壁與該第二間隙壁之間； 一接觸蝕刻終止層，包含 一頂部分，直接位于該第一導體條上方；一底部分，位于該洞中，且與該頂部分無連接，其中該第一間隙壁的一側壁上無形成任 何接觸蝕刻終止層，該第一導體條形成一第一 MOS組件的一柵極，該第二導體條形成一第 二 MOS組件的一柵極；以及一層間介電層，位于該洞中，且將該第一間隙壁與該接觸蝕刻終止層的該底部分隔開。
8.根據(jù)權利要求7所述的集成電路結構，其特征在于，還包含 一源/漏極區(qū)域，相鄰且位于該洞之下；以及一源/漏極硅化物，位于該一源/漏極區(qū)域上方并與其連接，其中該接觸蝕刻終止層的 該底部分連接該源/漏極硅化物。
9.根據(jù)權利要求7所述的集成電路結構，其特征在于，該接觸蝕刻終止層的該底部分與該第一間隙壁及該第二間隙壁間有所間隔。
10.根據(jù)權利要求7所述的集成電路結構，其特征在于，該接觸蝕刻終止層的該底部分 與該第一間隙壁接觸。
全文摘要
本發(fā)明揭露一種集成電路結構，包含有第一柵極條，位于第一柵極條側壁的柵極間隙壁，與接觸蝕刻終止層(CESL)，其具有低于柵極間隙壁的頂面的底部分。其中柵極間隙壁的一部分側壁并沒有接觸蝕刻終止層形成于之上。
文檔編號H01L21/28GK101924106SQ20101020590
公開日2010年12月22日 申請日期2010年6月13日 優(yōu)先權日2009年6月15日
發(fā)明者王祥保, 謝博全, 鐘漢邠, 陶宏遠 申請人:臺灣積體電路制造股份有限公司