專利名稱：一種半導(dǎo)體結(jié)構(gòu)及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體設(shè)計(jì)及其制造領(lǐng)域，特別涉及一種堆疊型場(chǎng)效應(yīng)晶體管 (stacking FET)的結(jié)構(gòu)及其制備方法。
背景技術(shù)：
隨著半導(dǎo)體技術(shù)的發(fā)展，尤其是在VLSI (超大規(guī)模集成電路)技術(shù)領(lǐng)域，在不降低器件性能的基礎(chǔ)上，進(jìn)一步縮小芯片尺寸并降低其能量密度成為當(dāng)前的研究趨向。由于 III-V族化合物的高遷移率，與標(biāo)準(zhǔn)的Si MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)相比，具備低能耗高驅(qū)動(dòng)的優(yōu)勢(shì)，故近年來對(duì)其研究重新升溫(參考M. Radosavlgevic etc., "Advanced High-K Gate Dielectric for High-Performance Short-Channel Ina7Gaa3As Quantum Well Field Effect Transistors on Silicon Substrate for Low Power Logic Applications”，IEDM2009, 319-322頁)。而將III-V族化合物材料用于下一代VLSI芯片的研發(fā)，在降低能耗提高速度的同時(shí)，對(duì)芯片尺寸的要求也是一個(gè)挑戰(zhàn)。

發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術(shù)問題之一，特別是提出一種堆疊型FET結(jié)構(gòu)，有效縮小器件尺寸，并可通過22nm以下的VLSI技術(shù)實(shí)現(xiàn)該結(jié)構(gòu)。為達(dá)到上述目的，本發(fā)明一方面提出一種半導(dǎo)體結(jié)構(gòu)，包括襯底；形成在所述襯底之上的源區(qū)和漏區(qū)；形成在所述襯底之上的柵極接觸區(qū)；和形成在所述襯底之上位于所述源區(qū)和漏區(qū)之間的堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)包括至少一個(gè)單元，所述單元包括第一柵極、 第二柵極以及形成在所述第一柵極和第二柵極之間的溝道。另一方面，本發(fā)明提出一種形成上述半導(dǎo)體結(jié)構(gòu)的制備方法，包括以下步驟提供襯底；在所述襯底上形成堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)包括至少一個(gè)單元，所述單元包括第一柵極、第二柵極以及形成在所述第一柵極和第二柵極之間的溝道，以及在每個(gè)所述第一柵極和第二柵極的沿第一方向的側(cè)壁上形成的第一絕緣層；在所述襯底上形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)在所述第一方向上與所述堆疊結(jié)構(gòu)接觸；沿第二方向在每個(gè)所述溝道的側(cè)壁上形成第二絕緣層；沿所述第二方向在所述堆疊結(jié)構(gòu)的兩側(cè)形成柵極接觸區(qū)。本發(fā)明通過提出一種堆疊型FET半導(dǎo)體結(jié)構(gòu)，有效縮小器件尺寸一方面，通過雙重柵極(dual gate)的控制以及薄溝道層結(jié)構(gòu)實(shí)現(xiàn)溝道長(zhǎng)度方向的尺寸縮?。涣硪环矫?， 通過多重溝道堆疊結(jié)構(gòu)(multiple stack)實(shí)現(xiàn)溝道寬度方向的尺寸縮小。以上兩方面特性的結(jié)合，成為低能耗高速度的22nm及以下的新一代VLSI技術(shù)突破的關(guān)鍵。本發(fā)明附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實(shí)踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，本發(fā)明的附圖是示意性的，因此并沒有按比例繪制。其中圖1-3為本發(fā)明實(shí)施例提出的半導(dǎo)體結(jié)構(gòu)示意圖；圖416為本發(fā)明實(shí)施例的半導(dǎo)體結(jié)構(gòu)的制備方法的中間步驟示意圖。
具體實(shí)施例方式下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡(jiǎn)化本發(fā)明的公開，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此外，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識(shí)到其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。如圖1-3所示，為本發(fā)明實(shí)施例提出的半導(dǎo)體結(jié)構(gòu)示意圖，其中圖1為俯視圖，圖 2和圖3分別為沿俯視圖中AA’和BB’的剖面圖。該結(jié)構(gòu)包括襯底100、襯底100可以優(yōu)選地包括一緩沖層101、形成在緩沖層101之上的堆疊結(jié)構(gòu)200、源區(qū)300和漏區(qū)400以及柵極接觸孔區(qū)500。其中，緩沖層101至少由包括一種III-V族化合物的材料構(gòu)成。源區(qū) 300和漏區(qū)400位于堆疊結(jié)構(gòu)200沿AA’方向的兩側(cè)，而柵極接觸區(qū)500位于堆疊結(jié)構(gòu)200 沿BB’方向的兩側(cè)。各柵極接觸孔區(qū)500之間由絕緣材料109隔離。堆疊結(jié)構(gòu)200至少包括一個(gè)單元001，優(yōu)選地，包括多個(gè)單元的重復(fù)堆疊，并且源區(qū)、漏區(qū)和堆疊結(jié)構(gòu)基本相平， 以實(shí)現(xiàn)器件在溝道寬度方向上的尺寸縮小。如圖2所示，單元001包括第一柵極102-1、第二柵極102-2以及形成在第一柵極102-1與第二柵極102-2之間的溝道103，溝道103與第一柵極102-1之間、溝道103與第二柵極102-2之間分別形成有柵介質(zhì)層104。第一柵極102-1和第二柵極102-2構(gòu)成雙重柵極(dual gate)，通過雙重柵極的結(jié)構(gòu)實(shí)現(xiàn)器件在溝道長(zhǎng)度方向上的尺寸縮小。以下為方便描述，包括后續(xù)的制備方法部分，將器件的溝道長(zhǎng)度方向定義為第一方向(各圖中AA’方向)，溝道寬度方向定義為第二方向(各圖中BB’方向)。第一柵極102-1和第二柵極102-2在第一方向上包括第一絕緣層一 105，以隔離源區(qū)和漏區(qū)。溝道103在第二方向上包括第二絕緣層106，以隔離溝道與與柵極接觸孔區(qū)500。 需注意的是，堆疊結(jié)構(gòu)200的最下層和最上層均為柵介質(zhì)層104，并且兩相鄰單元001共用一個(gè)柵極，例如，即某單元的第一柵極同時(shí)是其上一相鄰單元的第二柵極。在一個(gè)優(yōu)選的實(shí)施例中，柵介質(zhì)層104的厚度為l-3nm，柵極層102的厚度為2-lOnm，溝道層103的厚度為 2-10nm。一方面，雙重柵極及雙重柵極之間的薄溝道層結(jié)構(gòu)可以有效降低短溝道效應(yīng)，從而可實(shí)現(xiàn)器件沿溝道長(zhǎng)度方向的尺寸縮??；另一方面，器件的有效寬度是由溝道區(qū)域的實(shí)際寬度和溝道堆疊的數(shù)目?jī)蓚€(gè)因素決定的，本發(fā)明通過增加溝道堆疊的數(shù)目即承載高驅(qū)動(dòng)電流，無需增加溝道區(qū)域的實(shí)際寬度即可獲得較大的有效寬度，從而可實(shí)現(xiàn)器件沿溝道寬度方向的尺寸縮小。進(jìn)一步地，本發(fā)明提出形成上述半導(dǎo)體結(jié)構(gòu)的制備方法，如圖446所示，為該方法的中間步驟示意圖。以下，將參照這些附圖來對(duì)本發(fā)明實(shí)施例的各個(gè)步驟予以詳細(xì)說明。步驟A 提供半導(dǎo)體襯底100。在本發(fā)明實(shí)施例中，襯底100以體硅為例，但實(shí)際應(yīng)用中，襯底可以包括任何適合的半導(dǎo)體襯底材料，具體可以是但不限于硅、鍺、鍺化硅、 SOI (絕緣體上硅)、碳化硅、砷化鎵或者任何III/V族化合物半導(dǎo)體等。根據(jù)現(xiàn)有技術(shù)公知的設(shè)計(jì)要求(例如P型襯底或者η型襯底)，襯底100可以包括各種摻雜配置。此外，襯底 100可以可選地包括外延層，可以被應(yīng)力改變以增強(qiáng)性能。優(yōu)選地，襯底100表面包括緩沖層101。緩沖層101包括之上一種III-V族化合物，如GaAS。緩沖層可以采用常規(guī)淀積工藝形成，例如濺射、PLD、MOCVD、ALD、PEALD或其他合適的方法。步驟B 在襯底上形成堆疊結(jié)構(gòu)200。具體地，首先在緩沖層101上從下之上依次淀積柵介質(zhì)層104、柵極層102、柵介質(zhì)層104、溝道層103、柵介質(zhì)層104、柵極層102、柵介質(zhì)層104，如此交替重復(fù)若干單元，以柵介質(zhì)層104為停止層。如圖4-5所示，其中圖4為俯視圖，圖5為沿圖4中AA’的剖面圖。其中，柵介質(zhì)層104、柵極層102、溝道層103均包括III-V族化合物，但是，柵介質(zhì)層104為寬帶隙材料，如InAlAs，柵極層102和溝道層103 為窄帶隙材料，如分別為InAsUnGaAs。在本發(fā)明優(yōu)選的實(shí)施例中，柵介質(zhì)層104的厚度為 l_3nm，柵極層102的厚度為2-lOnm，溝道層103的厚度為2-lOnm。各層材料的淀積可以采用常規(guī)淀積工藝形成，例如濺射、PLD, MOCVD, ALD、PEALD或其他合適的方法。然后圖形化堆疊結(jié)構(gòu)200，即刻蝕掉溝道區(qū)域之外的堆疊層。例如通過光刻和各向異性反應(yīng)離子刻蝕(RIE)實(shí)現(xiàn)，以最下層的柵介質(zhì)層104為停止層。如圖6-8所示，其中圖 6為俯視圖，圖7和圖8分別為沿圖6中AA’和BB’的剖面圖。接著選擇性過刻蝕柵極層102，使之與其上下層的柵介質(zhì)層104形成開口，如圖 9-11所示，其中圖9為俯視圖，圖10和圖11分別為沿圖9中AA’和BB’的剖面圖。最后淀積絕緣材料一，并進(jìn)行各向異性RIE，以柵介質(zhì)層104的側(cè)壁為停止層，使絕緣材料一填充上述開口以形成第一絕緣層105。如圖12-14所示，其中圖12為俯視圖，圖 13和圖14分別為沿圖12中AA’* BB’的剖面圖。所述絕緣材料包括二氧化硅、氮化硅，例如二氧化硅。淀積絕緣材料可以采用原子層沉積(ALD)或分子層沉積(MLD)或其它適合的方法。步驟C 在襯底上形成源區(qū)300和漏區(qū)400。具體地，可以通過外延生長(zhǎng)金屬或者半導(dǎo)體層107，例如摻雜的InGaAs。需注意的是，該金屬或半導(dǎo)體層107與溝道103側(cè)壁形成低歐姆接觸。然后進(jìn)行平坦化處理，例如化學(xué)機(jī)械拋光(CMP)，以最上層的柵介質(zhì)層104 表面為停止面。如圖15-17所示，其中圖15為俯視圖，圖16和圖17分別為沿圖15中AA’ 和BB，的剖面圖。然后各向異性RIE金屬或者半導(dǎo)體層107以形成圖形化的源區(qū)300和漏區(qū)400，同時(shí)在BB’方向過刻蝕溝道103，使溝道103在BB’方向的過刻蝕比柵極層102的過刻蝕更深，如5-20nm，從而使溝道103與其上下層的柵介質(zhì)層104形成開口，如圖18-20所示，如圖 18-20所示，其中圖18為俯視圖，圖19和圖20分別為沿圖18中AA’和BB’的剖面圖。步驟D 沿BB’方向在每個(gè)溝道103的側(cè)壁上形成第二絕緣層106。具體地包括淀積絕緣材料二，然后對(duì)該絕緣材料進(jìn)行各向異性RIE，使其填充步驟C中形成的開口以形成絕緣層二 106。如圖21-23所示，其中圖21為俯視圖，圖22和圖23分別為沿圖21中AA’ 和BB’的剖面圖。絕緣材料二包括二氧化硅、氮化硅，例如氮化硅。淀積絕緣材料二可以采用ALD或MLD或其它適合的方法。然后，相對(duì)于第二絕緣層106選擇性刻蝕第一絕緣層105，接著外延生長(zhǎng)金屬或者半導(dǎo)體材料，例如摻雜的InAs，與堆疊結(jié)構(gòu)200中的柵極層102相連形成柵極延伸區(qū)108， 接著進(jìn)行平坦化處理，例如化學(xué)機(jī)械拋光(CMP)，以最上層的柵介質(zhì)層104表面為停止面。 如圖2446所示，其中圖M為俯視圖，圖25和圖沈分別為沿圖M中AA，* BB，的剖面圖。步驟E 沿BB’方向在堆疊結(jié)構(gòu)200的兩側(cè)形成柵極接觸區(qū)500，具體地，可以各向異性RIE柵極延伸區(qū)108以形成柵極接觸區(qū)500，接著淀積絕緣材料109，并進(jìn)行平坦化處理(如CMP)以最上層?xùn)沤橘|(zhì)層104表面為停止層。絕緣材料109包括二氧化硅、氮化硅， 例如二氧化硅。如圖1-3所示，其中圖1為俯視圖，圖2和圖3分別為沿圖1中AA’和BB’ 的剖面圖。本發(fā)明提出了一種堆疊型FET的半導(dǎo)體結(jié)構(gòu)及其制備方法，一方面，通過雙重柵極的控制以及薄溝道層結(jié)構(gòu)降低短溝道效應(yīng)，從而實(shí)現(xiàn)溝道長(zhǎng)度方向的尺寸縮小；另一方面，通過多重溝道堆疊結(jié)構(gòu)增加FET器件的有效寬度，從而實(shí)現(xiàn)溝道寬度方向的尺寸縮小。 并且，通過雙重柵結(jié)構(gòu)提高III-V族器件的溝道控制能力，即器件縮小能力，通過堆疊結(jié)構(gòu)增加有效寬度并降低隨機(jī)起伏，這些特性成為低能耗高速度的22nm及以下的新一代VLSI 技術(shù)突破的關(guān)鍵。盡管已經(jīng)示出和描述了本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以理解在不脫離本發(fā)明的原理和精神的情況下可以對(duì)這些實(shí)施例進(jìn)行多種變化、修改、替換和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同限定。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，其特征在于，包括襯底；形成在所述襯底之上的源區(qū)和漏區(qū)；形成在所述襯底之上的柵極接觸區(qū)；和形成在所述襯底之上位于所述源區(qū)和漏區(qū)之間的堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)包括至少一個(gè)單元，所述單元包括第一柵極、第二柵極以及形成在所述第一柵極和第二柵極之間的溝道。
2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述襯底表面包括緩沖層，所述緩沖層包括至少一種III-V族化合物。
3.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述堆疊結(jié)構(gòu)包括多個(gè)所述單元重復(fù)堆疊而成，所述源區(qū)、漏區(qū)與所述堆疊結(jié)構(gòu)基本相平。
4.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述源區(qū)和漏區(qū)在第一方向上位于所述堆疊結(jié)構(gòu)的兩側(cè)，所述接觸區(qū)在第二方向上位于所述堆疊結(jié)構(gòu)的兩側(cè)。
5.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述溝道與所述第一柵極和第二柵極之間分別包括柵介質(zhì)層。
6.如權(quán)利要求5所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述溝道、第一柵極、第二柵極以及所述柵介質(zhì)層包括III-V族化合物。
7.如權(quán)利要求5所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述溝道的厚度為2-lOnm，所述第一柵極和第二柵極的厚度為2-lOnm，所述柵介質(zhì)層的厚度為l-3nm。
8.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述堆疊結(jié)構(gòu)還包括第一絕緣層，所述第一絕緣層在第一方向上位于每個(gè)所述單元中的所述第一柵極和第二柵極的兩側(cè)，以隔離所述源區(qū)和漏區(qū)。
9.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述堆疊結(jié)構(gòu)還包括第二絕緣層，所述第二絕緣層在第二方向上位于每個(gè)所述單元中的所述溝道的兩側(cè)，以隔離所述溝道與柵極接觸區(qū)。
10.如權(quán)利要求1或4或8或9所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述第一方向?yàn)樗鰷系赖拈L(zhǎng)度方向，所述第二方向?yàn)樗鰷系赖膶挾确较颉?br> 11.一種半導(dǎo)體結(jié)構(gòu)的形成方法，其特征在于，包括以下步驟A.提供襯底；B.在所述襯底上形成堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)包括至少一個(gè)單元，所述單元包括第一柵極、第二柵極以及形成在所述第一柵極和第二柵極之間的溝道，以及在每個(gè)所述第一柵極和第二柵極的沿第一方向的側(cè)壁上形成的第一絕緣層；C.在所述襯底上形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)在所述第一方向上與所述堆疊結(jié)構(gòu)接觸；D.沿第二方向在每個(gè)所述溝道的側(cè)壁上形成第二絕緣層；E.沿所述第二方向在所述堆疊結(jié)構(gòu)的兩側(cè)形成柵極接觸區(qū)。
12.如權(quán)利要求11所述的方法，其特征在于，所述步驟A還包括在所述襯底表面形成緩沖層，所述緩沖層包括至少一種III-V族化合物。
13.如權(quán)利要求11所述的方法，其特征在于，所述堆疊結(jié)構(gòu)包括多個(gè)所述單元重復(fù)堆疊而成，所述源區(qū)、漏區(qū)與所述堆疊結(jié)構(gòu)基本相平。
14.如權(quán)利要求11所述的方法，其特征在于，所述步驟B中形成堆疊結(jié)構(gòu)的步驟還包括在所述溝道與所述第一柵極和第二柵極之間分別形成柵介質(zhì)層。
15.如權(quán)利要求14所述的方法，其特征在于，所述溝道、第一柵極和第二柵極以及所述柵介質(zhì)層包括III-V族化合物。
16.如權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述溝道的厚度為2-lOnm，所述第一柵極和第二柵極的厚度為2-lOnm，所述柵介質(zhì)層的厚度為l-3nm。
17.如權(quán)利要求11所述的方法，其特征在于，所述步驟B中形成第一絕緣層的步驟包括過刻蝕所述第一柵極和第二柵極的側(cè)壁以形成開口； 填充所述開口以形成所述第一絕緣層。
18.如權(quán)利要求11所述的方法，其特征在于，所述步驟D中形成第二絕緣層的步驟包括沿所述第二方向過刻蝕所述溝道的側(cè)壁以形成開口； 填充所述開口以形成所述第二絕緣層。
19.如權(quán)利要求11或18所述的方法，其特征在于，所述第一方向?yàn)樗鰷系篱L(zhǎng)度方向， 所述第二方向?yàn)樗鰷系缹挾确较颉?br> 全文摘要
本發(fā)明提出了一種半導(dǎo)體結(jié)構(gòu)，包括襯底；形成在所述襯底之上的源區(qū)和漏區(qū)；形成在所述襯底之上的柵極接觸區(qū)；和形成在所述襯底之上位于所述源區(qū)和漏區(qū)之間的堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)包括至少一個(gè)單元，所述單元包括第一柵極、第二柵極以及形成在所述第一柵極和第二柵極之間的溝道。通過這種堆疊型FET器件的結(jié)構(gòu)，能夠有效縮小器件尺寸，增強(qiáng)溝道控制能力，使低能耗高速度的22nm及以下的新一代VLSI技術(shù)得以實(shí)現(xiàn)。
文檔編號(hào)H01L29/78GK102299178SQ20101021516
公開日2011年12月28日 申請(qǐng)日期2010年6月22日 優(yōu)先權(quán)日2010年6月22日
發(fā)明者劉洪剛, 朱慧瓏, 梁擎擎, 鐘匯才 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所