專利名稱：高性能平面浮柵閃存器件結(jié)構(gòu)及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及納米電子器件及納米加工技術(shù)領(lǐng)域，特別涉及一種高性能平面浮柵閃存器件結(jié)構(gòu)及其制作方法。
背景技術(shù)：
非揮發(fā)存儲(chǔ)器的特點(diǎn)在于，當(dāng)電源暫時(shí)中斷或者器件無限期地處于斷電狀態(tài)時(shí)， 依然能夠長期保持已經(jīng)存儲(chǔ)的信息。理想的非揮發(fā)存儲(chǔ)器應(yīng)滿足低每位成本、高密度、快速的隨機(jī)存取、低功耗等要求。在20世紀(jì)80年代中期，一種被稱為“快閃”存儲(chǔ)器(Flash)的新技術(shù)被開發(fā)出來， 它的低成本及快速的編程、擦除能力使其快速的成為半導(dǎo)體器件市場(chǎng)的主導(dǎo)力量。在存儲(chǔ)器按比例縮小和發(fā)展的過程中，數(shù)據(jù)存儲(chǔ)密度和每位成本是推動(dòng)發(fā)展的主要因素。提供高密度快閃存儲(chǔ)器的方法之一是采用每單元存儲(chǔ)多個(gè)數(shù)據(jù)的多電平單元 (MultiLevel cell，MLC)的電荷存儲(chǔ)技術(shù)。這就要求存儲(chǔ)器件有足夠大的存儲(chǔ)窗口，以確保能夠可靠而快速地識(shí)別并讀出不同的電荷電平。同時(shí)，存儲(chǔ)的電荷電平能夠長期保持差別并可區(qū)分，即存儲(chǔ)的電荷電平的保持特性也是一個(gè)不可忽略的重要指標(biāo)。而傳統(tǒng)的Flash存儲(chǔ)器是采用多晶硅薄膜浮柵結(jié)構(gòu)的硅基非揮發(fā)存儲(chǔ)器，多晶硅浮柵厚度很難進(jìn)一步縮小。隨著器件制作工藝節(jié)點(diǎn)的減小，傳統(tǒng)的Flash存儲(chǔ)器出現(xiàn)了一些如應(yīng)力導(dǎo)致泄漏電流(Stress induced leakagecurrent，SILC)等可靠性方面的問題。 因此尋找更好的存儲(chǔ)結(jié)構(gòu)以及存儲(chǔ)材料成為浮柵存儲(chǔ)器進(jìn)一步發(fā)展的關(guān)鍵。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題針對(duì)現(xiàn)有浮柵存儲(chǔ)器中多晶硅浮柵存儲(chǔ)結(jié)構(gòu)在豎直方向上進(jìn)一步縮小時(shí)面臨的存儲(chǔ)窗口減小、保持特性變差的問題，本發(fā)明的主要目的在于提供一種高性能平面浮柵閃存器件結(jié)構(gòu)及其制作方法，以擴(kuò)大浮柵存儲(chǔ)單元的存儲(chǔ)窗口，提高其電荷保持特性，而同時(shí)不犧牲器件其他方面的性能。( 二 )技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種高性能平面浮柵閃存器件結(jié)構(gòu)，該結(jié)構(gòu)包括硅襯底1 ；在硅襯底1上重?fù)诫s的源導(dǎo)電區(qū)7和漏導(dǎo)電區(qū)8 ；覆蓋在源導(dǎo)電區(qū)7與漏導(dǎo)電區(qū)8之間熱載流子溝道上的二氧化硅隧穿介質(zhì)層2 ；覆蓋在二氧化硅隧穿介質(zhì)層2上的由多晶硅浮柵3以及金屬薄膜4堆疊而成的復(fù)合浮柵存儲(chǔ)層；覆蓋在復(fù)合浮柵存儲(chǔ)層上的由多層薄膜介質(zhì)構(gòu)成的阻塞介質(zhì)層5 ；以及覆蓋在阻塞介質(zhì)層5上的控制柵6。
上述方案中，所述金屬薄膜4采用金屬材料、金屬氮化物材料或硅化物材料。上述方案中，所述金屬材料采用Au、Co、Ni或W，金屬氮化物材料采用WN或TaN，硅化物材料采用CoSi或NiSi。上述方案中，所述阻塞介質(zhì)層5采用二氧化硅-氮化硅-二氧化硅組成的ONO三層薄膜介質(zhì)結(jié)構(gòu)，或者采用引入高K材料所組成的單層或多層薄膜介質(zhì)結(jié)構(gòu)，至少包括氧化鋁(Al2O3)、氧化鉿(HfO2)、二氧化硅-氧化鋁(OA)、二氧化硅-氧化鉿(OH)、二氧化硅-氧化鋁-二氧化硅(OAO)、二氧化硅-氧化鉿-二氧化硅(OHO)、氧化鋁-氧化鉿-氧化鋁(AHA) 或氧化鉿-氧化鋁-氧化鉿(HAH)。上述方案中，所述阻塞介質(zhì)層5采用原子層沉積ALD、化學(xué)氣相淀積CVD或者磁控濺射生長，厚度為IOnm 20nm。上述方案中，所述控制柵6采用多晶硅柵或金屬柵，該金屬柵包括TiN、TaN、W或
WN0為達(dá)到上述目的，本發(fā)明還提供了一種高性能平面浮柵閃存器件結(jié)構(gòu)的制作方法，該方法包括A、在硅襯底上生長一層SW2隧穿介質(zhì)層；B、在SW2隧穿介質(zhì)上生長多晶硅浮柵；C、在多晶硅浮柵存儲(chǔ)層上淀積金屬薄膜；D、在金屬薄膜上淀積阻塞介質(zhì)層；E、在阻塞介質(zhì)層上淀積控制柵；F、執(zhí)行形成柵電極和源、漏的工藝，制作完整的存儲(chǔ)器晶體管。上述方案中，步驟A中所述生長S^2隧穿介質(zhì)的方法為氧化生長、化學(xué)氣相淀積 CVD或原子層沉積ALD ；所述SW2隧穿介質(zhì)的厚度為4nm至8nm。上述方案中，步驟B中所述生長多晶硅浮柵的方法為化學(xué)氣相淀積CVD、原子層沉積ALD或者磁控濺射；所述多晶硅浮柵的厚度為IOnm至IOOnm步驟C中所述生長金屬薄膜的方法為電子束蒸發(fā)或化學(xué)氣相淀積CVD，所述金屬薄膜的厚度為5至50nm。上述方案中，步驟D中所述淀積阻塞介質(zhì)層的方法為原子層沉積ALD、化學(xué)氣相淀積CVD或者磁控濺射；所述淀積的阻塞介質(zhì)層的厚度為IOnm至20nm。上述方案中，步驟E中所述淀積控制柵的方法為原子層沉積ALD、化學(xué)氣相淀積 CVD或者磁控濺射；所述淀積控制柵的厚度為IOnm至200nm。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果1、利用本發(fā)明，由于采用多晶硅/金屬薄膜堆疊形成的雙層浮柵存儲(chǔ)層結(jié)構(gòu)，引入了金屬浮柵低勢(shì)阱，擴(kuò)大了電荷的俘獲能力，增加電子存儲(chǔ)數(shù)量，從而有效增大了存儲(chǔ)器件的存儲(chǔ)窗口，完成原多晶硅浮柵厚度的變比，實(shí)現(xiàn)浮柵存儲(chǔ)器件豎直方向上的進(jìn)一步縮小，為浮柵存儲(chǔ)器件豎直方向上的進(jìn)一步縮小奠定了基礎(chǔ)。2、利用本發(fā)明，由于電子更多的存儲(chǔ)在低勢(shì)壘的金屬薄膜浮柵層上，因此在數(shù)據(jù)保持狀態(tài)下，電子躍遷所需克服的勢(shì)壘增大，電荷保持時(shí)間更長，所以數(shù)據(jù)保持特性可以得到有效的加強(qiáng)。3、利用本發(fā)明，采用高K介質(zhì)作為阻塞勢(shì)壘層，解決了存儲(chǔ)器件在按比例縮小過程中控制柵到存儲(chǔ)浮柵耦合系數(shù)低的問題。高K勢(shì)壘的引入增大了控制柵到存儲(chǔ)浮柵的耦合系數(shù)，同時(shí)抑制了由于金屬浮柵引入所帶來的金屬擴(kuò)散現(xiàn)象，降低了電荷泄漏幾率，從而提高器件的可靠性。4、利用本發(fā)明，采用多層高K介質(zhì)堆疊形成阻塞勢(shì)壘層，如高勢(shì)壘/低勢(shì)壘/高勢(shì)壘三層結(jié)構(gòu)(如Si0/A10/Si0等)，低勢(shì)壘/高勢(shì)壘/低勢(shì)壘(如Η /ΑΙΟ/Η 等)三層結(jié)構(gòu)。這種多層堆疊結(jié)構(gòu)對(duì)阻塞勢(shì)壘的能帶調(diào)制能有效避免擦除飽和、編程飽和等可靠性問題，綜合改善了器件的存儲(chǔ)特性。5、利用本發(fā)明，器件的加工工藝與傳統(tǒng)CMOS工藝兼容。


圖1為本發(fā)明提出的非揮發(fā)高性能平面浮柵閃存器件的基本結(jié)構(gòu)示意圖，其中包括由多晶硅/金屬薄膜堆疊形成的雙層浮柵存儲(chǔ)層結(jié)構(gòu)以及引入多層介質(zhì)堆疊形成的高K 阻塞層；圖2為本發(fā)明制作高性能平面浮柵閃存器件結(jié)構(gòu)的工藝流程圖；圖3為傳統(tǒng)浮柵閃存器件結(jié)構(gòu)的能帶結(jié)構(gòu)示意圖；圖4為本發(fā)明提出的非揮發(fā)平面浮柵閃存器件結(jié)構(gòu)的能帶示意圖，浮柵存儲(chǔ)層中引入了金屬浮柵增大了電子躍遷所需克服的勢(shì)壘，有效加強(qiáng)了電荷保持特性；阻塞勢(shì)壘層采用了高勢(shì)壘/低勢(shì)壘/高勢(shì)壘的三層堆疊結(jié)構(gòu)，該結(jié)構(gòu)通過引入高K材料來增大控制柵到存儲(chǔ)浮柵耦合系數(shù)從而提高擦寫速度；圖5為本發(fā)明提出的又一種非揮發(fā)平面浮柵閃存器件結(jié)構(gòu)的能帶示意圖，不同于圖4，其中的阻塞勢(shì)壘層采用了低勢(shì)壘/高勢(shì)壘/低勢(shì)壘的三層結(jié)構(gòu)；圖6為本發(fā)明提出的又一種非揮發(fā)平面浮柵閃存器件結(jié)構(gòu)的能帶示意圖，這里阻塞勢(shì)壘層采用了單層結(jié)構(gòu)。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。如圖1所示，圖1為本發(fā)明提出的非揮發(fā)高性能平面浮柵閃存器件的基本結(jié)構(gòu)示意圖，包括硅襯底1 ；在硅襯底1上重?fù)诫s的源導(dǎo)電區(qū)7和漏導(dǎo)電區(qū)8 ；覆蓋在源導(dǎo)電區(qū)7 與漏導(dǎo)電區(qū)8之間熱載流子溝道上的二氧化硅隧穿介質(zhì)層2 ；覆蓋在二氧化硅隧穿介質(zhì)層2 上的由多晶硅浮柵3以及金屬薄膜4堆疊而成的復(fù)合浮柵存儲(chǔ)層；覆蓋在復(fù)合浮柵存儲(chǔ)層上的阻塞介質(zhì)層5 ；以及覆蓋在阻塞介質(zhì)層5上的控制柵6。其中，所述金屬薄膜4可以采用金屬材料、金屬氮化物材料或金屬硅化物材料。所述金屬材料可以使用例如Au、Co、Ni或W等，金屬氮化物材料可以使用例如WN、TaN等，金屬硅化物材料可以使用例如CoSi或NiSi等。所述阻塞介質(zhì)層5可以采用二氧化硅-氮化硅-二氧化硅組成的0N0三層薄膜介質(zhì)結(jié)構(gòu)。也可以采用引入高K材料所組成的單層或多層薄膜介質(zhì)結(jié)構(gòu)，例如氧化鋁(Al2O3)、 氧化鉿(HfO2)、二氧化硅-氧化鋁(OA)、二氧化硅-氧化鉿(OH)、二氧化硅-氧化鋁-二氧化硅(0A0)、二氧化硅-氧化鉿-二氧化硅(0H0)、氧化鋁-氧化鉿-氧化鋁(AHA)或氧化鉿-氧化鋁-氧化鉿(HAH)等。所述阻塞介質(zhì)層5采用原子層沉積ALD、化學(xué)氣相淀積CVD 或者磁控濺射生長，厚度為IOnm 20nm。基于圖1所示的高性能平面浮柵閃存器件結(jié)構(gòu)的示意圖，圖2示出了本發(fā)明制作高性能平面浮柵閃存器件結(jié)構(gòu)的工藝流程圖，該方法包括步驟1 在硅襯底上生長一層SW2隧穿介質(zhì)層；步驟2 在SW2隧穿介質(zhì)上生長多晶硅浮柵；步驟3 在多晶硅浮柵存儲(chǔ)層上淀積金屬薄膜；步驟4 在金屬薄膜上淀積阻塞介質(zhì)層；步驟5 在阻塞介質(zhì)層上淀積控制柵；步驟6 執(zhí)行形成柵電極和源、漏的工藝，制作完整的存儲(chǔ)器晶體管。其中，步驟1中所述生長S^2隧穿介質(zhì)的方法為氧化生長、化學(xué)氣相淀積CVD或原子層沉積ALD ；所述SW2隧穿介質(zhì)的厚度為4nm至8nm。步驟2中所述生長多晶硅浮柵的方法為化學(xué)氣相淀積CVD、原子層沉積ALD或者磁控濺射；所述多晶硅浮柵的厚度為IOnm至lOOnm。步驟3中所述生長金屬薄膜的方法為電子束蒸發(fā)或化學(xué)氣相淀積CVD，所述金屬薄膜的厚度為5至50nm。步驟4中所述淀積阻塞介質(zhì)層的方法為原子層沉積ALD、化學(xué)氣相淀積CVD或者磁控濺射；所述淀積的阻塞介質(zhì)層的厚度為IOnm至20nm。步驟5中所述淀積控制柵的方法為原子層沉積ALD、化學(xué)氣相淀積CVD或者磁控濺射；所述淀積控制柵的厚度為IOnm至200nm。以下結(jié)合一個(gè)具體的實(shí)施例，詳細(xì)描述本發(fā)明制作高性能平面浮柵閃存器件結(jié)構(gòu)的工藝流程。首先在硅襯底上氧化生長4nm Snm的SiO2隧穿介質(zhì)層；然后，在S^2隧穿介質(zhì)上采用CVD的方法淀積多晶硅浮柵存儲(chǔ)層，厚度為IOnm IOOnm ；然后，在多晶硅浮柵存儲(chǔ)層上采用電子束蒸發(fā)方法繼續(xù)生長金屬薄膜浮柵存儲(chǔ)層，厚度為5nm 50nm ；然后，在浮柵結(jié)構(gòu)上采用CVD工藝淀積阻塞介質(zhì)層，厚度為IOnm 20nm ；然后，在阻塞介質(zhì)層上淀積控制柵；最后，執(zhí)行形成柵電極和源、漏的工藝，制作完整的存儲(chǔ)器晶體管。圖3給出了傳統(tǒng)浮柵閃存器件結(jié)構(gòu)的能帶結(jié)構(gòu)示意圖，圖4 圖6給出了具有新存儲(chǔ)浮柵結(jié)構(gòu)的閃存器件結(jié)構(gòu)能帶示意圖。相較于圖3，金屬浮柵低勢(shì)阱的引入，電子將主要存儲(chǔ)在金屬浮柵層上，因此在數(shù)據(jù)保持狀態(tài)下，電子躍遷所需克服的勢(shì)壘增大，所以數(shù)據(jù)保持特性可以得到有效的加強(qiáng)。同時(shí)，常規(guī)的多晶硅浮柵在減薄情況下，電子的俘獲能力會(huì)減小，而“電子海”的引入，可以有效的擴(kuò)大電荷的俘獲能力，增大存儲(chǔ)器件的存儲(chǔ)窗口。存儲(chǔ)器件在按比例縮小過程中存在的另一個(gè)問題是控制柵到存儲(chǔ)浮柵的低耦合系數(shù).這里， 本發(fā)明提出引入高K介質(zhì)材料作為阻塞勢(shì)壘層用以增大其耦合系數(shù)。同時(shí)，高K勢(shì)壘的引入將有效抑制金屬浮柵引入所帶來的金屬擴(kuò)散現(xiàn)象，提高器件的可靠性。作為不同的變種，本發(fā)明針對(duì)金屬浮柵存儲(chǔ)器給出了不同的阻塞勢(shì)壘層結(jié)構(gòu)，如高勢(shì)壘/低勢(shì)壘/高勢(shì)壘(如 Si0/A10/Si0等)三層結(jié)構(gòu)(圖4)，低勢(shì)壘/高勢(shì)壘/低勢(shì)壘(如HfO/AW/HfO等)三層結(jié)構(gòu)(圖5)，單層高K勢(shì)壘結(jié)構(gòu)(如MO等)(圖6)。當(dāng)然，本發(fā)明并不僅限于以上的幾種結(jié)構(gòu)，也涵蓋了包括高K介質(zhì)的雙層或者多層勢(shì)壘結(jié)構(gòu)，如Si0/AW等，此處并不一一給出。以上所述的具體實(shí)施例，對(duì)本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種高性能平面浮柵閃存器件結(jié)構(gòu)，其特征在于，該結(jié)構(gòu)包括 硅襯底⑴；在硅襯底⑴上重?fù)诫s的源導(dǎo)電區(qū)(7)和漏導(dǎo)電區(qū)⑶；覆蓋在源導(dǎo)電區(qū)(7)與漏導(dǎo)電區(qū)(8)之間熱載流子溝道上的二氧化硅隧穿介質(zhì)層⑵；覆蓋在二氧化硅隧穿介質(zhì)層( 上的由多晶硅浮柵(3)以及金屬薄膜(4)堆疊而成的復(fù)合浮柵存儲(chǔ)層；覆蓋在復(fù)合浮柵存儲(chǔ)層上的由多層薄膜介質(zhì)構(gòu)成的阻塞介質(zhì)層(5)；以及覆蓋在阻塞介質(zhì)層(5)上的控制柵(6)。
2.根據(jù)權(quán)利要求1所述的高性能平面浮柵閃存器件結(jié)構(gòu)，其特征在于，所述金屬薄膜 (4)采用金屬材料、金屬氮化物材料或硅化物材料。
3.根據(jù)權(quán)利要求2所述的高性能平面浮柵閃存器件結(jié)構(gòu)，其特征在于，所述金屬材料采用Au、Co、Ni或W，金屬氮化物材料采用WN或TaN，硅化物材料采用CoSi或NiSi。
4.根據(jù)權(quán)利要求1所述的高性能平面浮柵閃存器件結(jié)構(gòu)，其特征在于，所述阻塞介質(zhì)層( 采用二氧化硅-氮化硅-二氧化硅組成的ONO三層薄膜介質(zhì)結(jié)構(gòu)，或者采用引入高 K材料所組成的單層或多層薄膜介質(zhì)結(jié)構(gòu)，至少包括氧化鋁(Al2O3)、氧化鉿(HfO2)、二氧化硅-氧化鋁(OA)、二氧化硅-氧化鉿(OH)、二氧化硅-氧化鋁-二氧化硅(OAO)、二氧化硅-氧化鉿-二氧化硅(OHO)、氧化鋁-氧化鉿-氧化鋁(AHA)或氧化鉿-氧化鋁-氧化鉿 (HAH)。
5.根據(jù)權(quán)利要求1所述的高性能平面浮柵閃存器件結(jié)構(gòu)，其特征在于，所述控制柵(6) 采用多晶硅柵或金屬柵，該金屬柵包括TiN、TaN、W或WN。
6.一種高性能平面浮柵閃存器件結(jié)構(gòu)的制作方法，其特征在于，該方法包括A、在硅襯底上生長一層SiA隧穿介質(zhì)層；B、在SiA隧穿介質(zhì)上生長多晶硅浮柵；C、在多晶硅浮柵存儲(chǔ)層上淀積金屬薄膜；D、在金屬薄膜上淀積阻塞介質(zhì)層；E、在阻塞介質(zhì)層上淀積控制柵；F、執(zhí)行形成柵電極和源、漏的工藝，制作完整的存儲(chǔ)器晶體管。
7.根據(jù)權(quán)利要求6所述的高性能平面浮柵閃存器件結(jié)構(gòu)的制作方法，其特征在于，步驟A中所述生長S^2隧穿介質(zhì)的方法為氧化生長、化學(xué)氣相淀積CVD或原子層沉積ALD ；所述SW2隧穿介質(zhì)的厚度為4nm至8nm。
8.根據(jù)權(quán)利要求6所述的高性能平面浮柵閃存器件結(jié)構(gòu)的制作方法，其特征在于， 步驟B中所述生長多晶硅浮柵的方法為化學(xué)氣相淀積CVD、原子層沉積ALD或者磁控濺射；所述多晶硅浮柵的厚度為IOnm至IOOnm ；步驟C中所述生長金屬薄膜的方法為電子束蒸發(fā)或化學(xué)氣相淀積CVD，所述金屬薄膜的厚度為5至50nm。
9.根據(jù)權(quán)利要求6所述的高性能平面浮柵閃存器件結(jié)構(gòu)的制作方法，其特征在于，步驟D中所述淀積阻塞介質(zhì)層的方法為原子層沉積ALD、化學(xué)氣相淀積CVD或者磁控濺射；所述淀積的阻塞介質(zhì)層的厚度為IOnm至20nm。
10.根據(jù)權(quán)利要求6所述的高性能平面浮柵閃存器件結(jié)構(gòu)的制作方法，其特征在于，步驟E中所述淀積控制柵的方法為原子層沉積ALD、化學(xué)氣相淀積CVD或者磁控濺射；所述淀積控制柵的厚度為IOnm至200nm。
全文摘要
本發(fā)明公開了一種高性能平面浮柵閃存器件結(jié)構(gòu)，該結(jié)構(gòu)包括硅襯底(1)；在硅襯底(1)上重?fù)诫s的源導(dǎo)電區(qū)(7)和漏導(dǎo)電區(qū)(8)；覆蓋在源導(dǎo)電區(qū)(7)與漏導(dǎo)電區(qū)(8)之間熱載流子溝道上的二氧化硅隧穿介質(zhì)層(2)；覆蓋在二氧化硅隧穿介質(zhì)層(2)上的由多晶硅浮柵(3)以及金屬薄膜(4)堆疊而成的復(fù)合浮柵存儲(chǔ)層；覆蓋在復(fù)合浮柵存儲(chǔ)層上的多層薄膜介質(zhì)構(gòu)成的阻塞介質(zhì)層(5)；以及覆蓋在阻塞介質(zhì)層(5)上的控制柵(6)。本發(fā)明還公開了一種高性能平面浮柵閃存器件結(jié)構(gòu)的制作方法。利用本發(fā)明，擴(kuò)大了浮柵存儲(chǔ)單元的存儲(chǔ)窗口，提高了電荷保持特性。
文檔編號(hào)H01L27/115GK102315223SQ20101022717
公開日2012年1月11日 申請(qǐng)日期2010年7月7日 優(yōu)先權(quán)日2010年7月7日
發(fā)明者劉明, 姜丹丹, 王琴, 霍宗亮, 龍世兵 申請(qǐng)人:中國科學(xué)院微電子研究所