專利名稱：晶體管與其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體電路的領(lǐng)域，且尤其涉及一種具有復(fù)合應(yīng)力結(jié)構(gòu)的晶體管、一 種集成電路與上述的制法。
背景技術(shù)：
利用工藝技術(shù)將一或多個元件(例如，電路元件)形成于半導(dǎo)體基材上而形成集 成電路(integrated circuit) 0從數(shù)十年前開始引進(jìn)元件之后，隨著工藝技術(shù)與材料的精 進(jìn)，半導(dǎo)體元件的幾何尺寸(geometries)持續(xù)的縮小。舉例而言，目前工藝技術(shù)制作出元 件的幾何尺寸(例如，使用此工藝能達(dá)到的最小元件)(或線寬)小于90nm。然而，減少元 件的尺寸常會帶來需要克服的新挑戰(zhàn)。當(dāng)微電子元件(microeletronic device)的尺寸縮小至低于65nm，電子效率的問 題會影響元件的性能表現(xiàn)。微電子元件的性能，例如電流增益(currentgain)，會受到包含 與并入微電子元件中的結(jié)構(gòu)(configuration)與材料所影響。為了增強(qiáng)電子效率，一應(yīng)力 硅鍺層(strained silicon-germanium layer)被提出，且其可提供晶體管溝道一壓縮應(yīng)力 (compressive stress)，以得至 Ij 所需的電子遷移率(electronic mobility)。

發(fā)明內(nèi)容
為克服現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種晶體管，包括一柵極電極，設(shè)置于一基 材之上；以及至少一復(fù)合應(yīng)力結(jié)構(gòu)，設(shè)置該柵極電極下方的一溝道旁，其中該復(fù)合應(yīng)力結(jié) 構(gòu)包括一第一應(yīng)力區(qū)域，位于該基材中；以及一第二應(yīng)力區(qū)域，設(shè)置于該第一應(yīng)力區(qū)域之 上，且至少一部分的第二應(yīng)力區(qū)域設(shè)置于該基材中。本發(fā)明另提供一種晶體管，包括一柵極電極，設(shè)置于一基材之上；以及至少一復(fù) 合應(yīng)力結(jié)構(gòu)，設(shè)置于該柵極電極下方的一溝道旁，其中該復(fù)合應(yīng)力結(jié)構(gòu)包括一第一應(yīng)力區(qū) 域，位于該基材中，其中該第一應(yīng)力區(qū)域的底部具有一圓形形狀；以及一第二應(yīng)力區(qū)域，設(shè) 于該第一應(yīng)力區(qū)域之上，且至少一部分的第二應(yīng)力區(qū)域設(shè)置于該基材中，其中該第二應(yīng)力 區(qū)域包括一晶面(facet)位于該基材的{111}結(jié)晶面。本發(fā)明也提供一種晶體管的制法，包括以下步驟形成一柵極電極位于一基材之 上；以及形成至少一復(fù)合應(yīng)力結(jié)構(gòu)，其中該復(fù)合應(yīng)力結(jié)構(gòu)設(shè)置于該柵極電極下方的一溝道 旁，其中該復(fù)合應(yīng)力結(jié)構(gòu)包括一第一應(yīng)力區(qū)域，位于該基材中；以及一第二應(yīng)力區(qū)域，設(shè) 于該第一應(yīng)力區(qū)域之上，且至少一部分的第二應(yīng)力區(qū)域設(shè)置于該基材中。 本發(fā)明提供的晶體管具有復(fù)合應(yīng)力結(jié)構(gòu)，可提供晶體管的溝道所需的壓縮或伸張 應(yīng)力。復(fù)合應(yīng)力結(jié)構(gòu)可提供應(yīng)力量大于公知晶體管的硅鍺源極/漏極的應(yīng)力量。由此，晶 體管的電性表現(xiàn)(例如，電子遷移率和/或電流)也增加了。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出優(yōu)選實施 例，并配合附圖，作詳細(xì)說明如下


圖1為一剖面圖，用以說明本發(fā)明的一優(yōu)選實施例中至少有一復(fù)合應(yīng)力結(jié)構(gòu)設(shè)置 于柵極電極下方的溝道旁。圖2為一剖面圖，用以說明本發(fā)明一優(yōu)選實施例形成集成電路的方法，其中該集 成電路中至少有一晶體管包括復(fù)合應(yīng)力結(jié)構(gòu)。圖3A-圖3F為一系列剖面圖，用以說明本發(fā)明一優(yōu)選實施例的方法，用以形成至 少一復(fù)合應(yīng)力結(jié)構(gòu)于柵極電極下方的溝道旁。其中，附圖標(biāo)記說明如下100 _@%足各(integrated circuit, IC)101 晶體管(transistor)103 柵極介電層105 柵極電極(gate electrode)107a、107b 間隙壁(spacer)109 復(fù)合應(yīng)力結(jié)構(gòu)110 基材IlOa 基材110的表面111 應(yīng)力區(qū)域Illa 應(yīng)力區(qū)域111的底部113 第二應(yīng)力區(qū)域113a 第二應(yīng)力區(qū)域113的晶面(facet)113b 第二應(yīng)力區(qū)域的底表面115 摻雜區(qū)域115a 摻雜區(qū)域115的表面117a、117b 輕摻雜漏極區(qū)(lightly-doped drain，LDD)200 方法210 形成一柵極電極于基材之上220 形成至少一復(fù)合應(yīng)力結(jié)構(gòu)于柵極電 極下方的一溝道旁，其中復(fù)合應(yīng)力結(jié)構(gòu) 包括一第一應(yīng)力區(qū)域，位于基材中；以及一第二應(yīng)力區(qū)域，設(shè)置于第一應(yīng)力區(qū)域之上，且 至少一部分的第二應(yīng)力區(qū)域設(shè)置于基材中300 集成電路303 柵極介電層304 掩模層305 柵極電極307a、3O^ 間隙壁(spacer)310 基材310a 基材310的頂表面311 應(yīng)力區(qū)域311a 應(yīng)力區(qū)域311的底部313 第二應(yīng)力區(qū)域
313c 第二應(yīng)力區(qū)域313的頂表面315 摻雜區(qū)域317、317a、317b 輕摻雜漏極區(qū)(lightly-doped drain，LDD)320、330 移除工藝321 開口(opening)321a 深度減少的開口321b 開口325 應(yīng)力層D 開口深度 t1 應(yīng)力層325的底部深度t2 應(yīng)力區(qū)域311的底部厚度t3 摻雜區(qū)域315的厚度
具體實施例方式公知的晶體管具有應(yīng)力溝道，此一公知的晶體管具有一硅鍺源極與一硅鍺漏極。 每一個硅鍺源極與漏極具有一單一應(yīng)力層。每一個應(yīng)力硅鍺源極與漏極于基材中具有 {111}晶面(facet)。此{(lán)111}晶面于基材中形成V型形狀，且借由濕式蝕刻工藝制作而得， 其中濕式蝕刻是利用{111}晶面作為蝕刻停止層。已知硅鍺源極/漏極可設(shè)置于相鄰的兩個晶體管柵極之間。如果兩個相鄰晶體管 柵極之間的間隙變小，因為{111}晶面的關(guān)系，硅鍺源極/漏極的體積也會變小。而體積縮 小的硅鍺源極/漏極可能無法提供晶體管溝道所需的壓縮應(yīng)力?；谏鲜隼碛?，需要提出一種具有復(fù)合應(yīng)力結(jié)構(gòu)的晶體管，一種集成電路，與上述 的制法。雖然本發(fā)明提供許多實施例用以揭示本發(fā)明的應(yīng)用，然而以下實施例的元件和設(shè) 計是為了簡化本發(fā)明，并非用以限定本發(fā)明。此外，本發(fā)明于各個實施例中可能使用重復(fù) 的參考符號和/或用字。這些重復(fù)符號或用字是為了簡化與清晰的目的，并非用以限定各 個實施例和/或所述結(jié)構(gòu)之間的關(guān)系。再者，說明書中形成一特征于另一特征之上，或連 接(connected to)另一特征或耦合(coupled to)另一特征，可包括這些特征彼此是直接 接觸，或是這些特征中間含有其他特征，致使這些特征并未直接接觸。于說明書中的相對用 語，例如“較低(lower)”、“較高(upper)”、“水平的(horizontal) ”、“垂直的(vertical)”、 “高于(above)”、“低于(below)”、“上(up) ”、“下(down) ”、“頂部(top) ”與“底部(bottom) 以及其衍生詞匯(例如水平地(horizontally)、朝下地(downwardly)、朝上地(upwardly) 等)”是用于說明一特征與另一特征的關(guān)系，這些相對用語用以涵蓋含有各種特征的元件的 不同方向(orientation)。圖1顯示至少有一晶體管包括復(fù)合應(yīng)力結(jié)構(gòu)的集成電路的實施例的剖面圖。于 圖1中，集成電路100可以包括至少一晶體管，例如晶體管101。此集成電路100可包括 ^hii^l (processor) > Φ ^i^hS^I (central processing unit, CPU)、馬區(qū)云力 ffe足各(driver circuit)、解碼器(decoder)、轉(zhuǎn)換器(converter)、圖形電路(graphic circuit)、通信 電路(telecommunication circuit)、只讀存儲器電路(read only memory circuit,ROM circuit) > 靜態(tài)隨機(jī)存取存儲電路 (staticrandom access memory circuit, SRAM circuit)、嵌入式靜態(tài)隨機(jī)存取存儲器電路(embedded SRAM circuit)、動態(tài) 隨機(jī)存取存儲器電路(dynamic randomaccess memory circuit, DRAM circuit)、 嵌入式動態(tài)隨機(jī)存取存儲器電路(embedded DRAM circuit)、非易失性存儲器電路 (non-volatile memorycircuit)(例如 FLASH、EPROM、E2PROME)、現(xiàn)場可編程柵極陣列電路 (field—programmable gate array circuit)陣歹Ij 電 各(logic array circuit)、禾口 / 或其他集成電路。
請參見圖1，每一個晶體管101可包括一柵極電極105設(shè)置于基材110之上。至少 一復(fù)合應(yīng)力結(jié)構(gòu)，例如復(fù)合應(yīng)力結(jié)構(gòu)109，可設(shè)置于柵極電極105下方的溝道旁。復(fù)合應(yīng)力 結(jié)構(gòu)109可提供晶體管101的溝道(圖中未標(biāo)示)所需的壓縮或伸張應(yīng)力。于一些實施例 中，每一個復(fù)合應(yīng)力結(jié)構(gòu)109可包括一第一應(yīng)力區(qū)域(例如應(yīng)力區(qū)域111)與一第二應(yīng)力區(qū) 域(例如應(yīng)力區(qū)域113)。應(yīng)力區(qū)域111可設(shè)置于基材110中。第二應(yīng)力區(qū)域113可設(shè)置 于應(yīng)力區(qū)域111之上。至少一部分的第二應(yīng)力區(qū)域113設(shè)置于基材110中。于一些實施例 中，應(yīng)力區(qū)域111和/或第二應(yīng)力區(qū)域113可作為源極/漏極(S/D)區(qū)域?；?10可包括包含硅或鍺的元素半導(dǎo)體，以晶態(tài)(crystal)、多晶態(tài) (polycrystalline)或非晶態(tài)(amorphous)的結(jié)構(gòu)存在；化合物半導(dǎo)體包括碳化硅 (silicon carbide)、石申化嫁(gallium arsenic)、憐化嫁(gallium phosphide)、憐化銦 (indium phosphide)、石申化銦(indium arsenide)、及鋪化銦(indium antimonide)；合金 半導(dǎo)體包括硅鍺合金(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、 砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、及磷砷鎵銦(GaInAsP)；或其他適合的材料；或上 述的組合。于一實施例中，合金半導(dǎo)體基材可包括一梯度(gradient)硅鍺結(jié)構(gòu)特征，其中 硅與鍺含量呈現(xiàn)梯度變化，從某一位置的某一比例變化至另一個位置的另一比例。于另一 實施例中，合金硅鍺形成于硅基材之上。于另一實施例中，為一應(yīng)力的(strained)硅鍺基 材。再者，半導(dǎo)體基材可以是位于絕緣體之上的半導(dǎo)體，例如絕緣層上覆硅基材(silicon on insulator, SOI)，或一薄的薄膜晶體管。于一些實施例中，半導(dǎo)體基材可包括一摻雜外 延層(doped epi layer)或一埋設(shè)層(buried layer)。于其他實施例中，化合物半導(dǎo)體基 材可具有多層結(jié)構(gòu)，或該基材可包括一多層化合物半導(dǎo)體結(jié)構(gòu)。 于一些實施例中，應(yīng)力區(qū)域111可包括一未摻雜區(qū)域。第二應(yīng)力區(qū)域113可包括一 摻雜應(yīng)力區(qū)域。第二應(yīng)力區(qū)域113的應(yīng)力高于應(yīng)力區(qū)域111的應(yīng)力。于一些使用PMOS晶體 管的實施例中，應(yīng)力區(qū)域111可包括硅鍺區(qū)域(Si^Gex)。應(yīng)力區(qū)域111具有約15% -35% 原子百分比的鍺含量，且第二應(yīng)力區(qū)域113具有約25% -45%原子百分比的鍺含量。第二 應(yīng)力區(qū)域113可具有ρ型雜質(zhì)化合物，例如，硼(boron，B)，且其含量介于約5X 1019atomS/ cm3 5X 102°atomS/Cm3。于其他實施例中，應(yīng)力區(qū)域111可包括一摻雜區(qū)域，例如η型摻雜 區(qū)域。于又一實施例中，應(yīng)力區(qū)域111可包括一摻雜區(qū)域，例如ρ型摻雜區(qū)域。
于一些使用NMOS晶體管的實施例中，應(yīng)力區(qū)域111可包括碳化硅區(qū)域(SiC)。應(yīng)力 區(qū)域111具有約0. 5 % -1. 5 %原子百分比的碳含量，且第二應(yīng)力區(qū)域113具有約0. 5 % -3 % 原子百分比的碳含量。第二應(yīng)力區(qū)域113可具有η型雜質(zhì)化合物，例如，磷(phosphorus， P)，且其含量介于約5X 1019atoms/cm3 5 X 102°atoms/cm3。于其他實施例中，應(yīng)力區(qū)域111 可包括一摻雜區(qū)域，例如P型摻雜區(qū)域。于又一實施例中，應(yīng)力區(qū)域111可包括一摻雜區(qū)域，例如η型摻雜區(qū)域。
如上所述，公知的晶體管具有硅鍺源極與漏極。每一個硅鍺源極與漏極具有一單 一應(yīng)力層。相對于公知的晶體管，晶體管101具有復(fù)合應(yīng)力結(jié)構(gòu)109。應(yīng)力區(qū)域111與第 二應(yīng)力區(qū)域113各自或兩者可提供晶體管101的溝道所需的壓縮或伸張應(yīng)力。令人意外地 (unexpectedly)，復(fù)合應(yīng)力結(jié)構(gòu)109可提供應(yīng)力量(stress volume)大于公知晶體管的硅 鍺源極/漏極的應(yīng)力量。于一模擬條件中，借由22nm技術(shù)形成的PMOS晶體管具有約30 %原 子百分比的鍺含量，比起公知的晶體管，晶體管101的相對驅(qū)動電流增益(relative drive currentgain)可增加約10%。由此可知，晶體管101的電性表現(xiàn)(例如，電子遷移率和/ 或電流)也可增加。須注意的是，上述應(yīng)力成分與雜質(zhì)濃度的原子百分比僅作為舉例說明，本領(lǐng)域技 術(shù)人員也可變更(modify)應(yīng)力成分與雜質(zhì)濃度的原子百分比，以對晶體管溝道達(dá)到所需 的壓縮應(yīng)力或伸張應(yīng)力。于一些實施例中，應(yīng)力區(qū)域111的底部Illa可為一大體上(substantially)圓形 的形狀。于其他實施例中，應(yīng)力區(qū)域111的底部Illa可為V形、U形、橢圓形(elliptical shape)、管形(vessel shape)、圓柱形(cylindrical shape)、圓底燒瓶形(round-bottom flask shape)、HIIfH (conical flash shape) ^^EM (rectangular shape) ^TfM (square shape)或其他所需的形狀。請參見圖1，第二應(yīng)力區(qū)域113可具有一晶面(facet) 113a位于基材110的{111} 結(jié)晶面中。于一些實施例中，晶面113a與水平線之間可具有約50° -60°的角度θ。第二 應(yīng)力區(qū)域113可具有一底表面113b。底表面113b可以是平坦的表面、尖形表面、圓形表面 或其他形狀的表面。于其他實施例中，第二應(yīng)力區(qū)域113的底表面113b可延伸到應(yīng)力區(qū)域 111的底部Illa之外。于一些實施例中，晶體管101可包括一摻雜區(qū)域(doped region) 115。摻雜區(qū)域 115可設(shè)置于第二應(yīng)力區(qū)域113之上。摻雜區(qū)域115的表面115a可高于基材100的表面 110a。摻雜區(qū)域115可用以形成一硅化物(salicide)。摻雜區(qū)域115可包括至少一種材料 成分，例如硅、硅鍺、碳化硅、和/或其他材料成份。于一些使用PMOS晶體管的實施例中，摻 雜區(qū)域115可具有約25%原子百分比或更少的鍺。第二應(yīng)力區(qū)域113可具有ρ型雜質(zhì)化合 物，例如，硼(boron，B)，且其含量介于約 5 X 1019atoms/cm3 5 X 102°atoms/cm3。于一些實施例中，晶體管101可包括至少一輕摻雜漏極區(qū)(lightly-dopeddrain region, LDD region)，例如輕摻雜漏極區(qū)117a與117b。至少一部分的輕摻雜漏極區(qū)117a 與117b可設(shè)置于柵極電極105之下。于一些實施例中，第二應(yīng)力區(qū)域113可延伸至輕摻雜 漏極區(qū)117a與117b旁。第二應(yīng)力區(qū)域113可經(jīng)由輕摻雜漏極區(qū)117a與117b提供晶體管 101的溝道區(qū)域所需的壓縮或伸張應(yīng)力。請參見圖1，晶體管101可包括一柵極介電層103位于柵極電極105之下。柵 極介電層103可包括至少一材料，例如氧化物(oxide)、氮化物(nitride)、氮氧化物 (oxynitride)與其他柵極介電材料。于一些實施例中，柵極介電層103可包括一界面層(例 如氧化硅層)，與設(shè)置于該界面層上的高介電常數(shù)層。于一些實施例中，高介電常數(shù)層可包 括氧化鉿(hafnium oxide，HfO2)、氧硅化鉿(hafnium silicon oxide，HfSiO)、氮氧硅化鉿 (hafnium silicon oxynitride,HfSiON)、氧化組給(hafnium titanium oxide,HfTaO)、氧化鐵給(hafniumtitanium oxide，HfTiO)、氧化,告給(hafnium zirconium oxide，HfZrO)、 其他適合的高介電常數(shù)材料，和/或上述的組合。高介電常數(shù)(high-k)材料還可包括金屬 氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金 屬氮氧化物、金屬鋁酸鹽、硅酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)、 氧化硅、氮化硅、氮氧化硅、氧化鋯、氧化鈦、氧化鋁、氧化鉿_氧化鋁合金(HfO2-Al2O3)、其 他適合的材料，和/或上述的組合。于一些實施例中，柵極電極105可包括至少一材料，例 如多晶硅、鈦(Ti)、氮化鈦(TiN)、氮化鉭(TaN)、鉭(Ta)、碳化鉭(TaC)、氮硅化鉭(TaSiN)、 鎢(W)、氮化鎢(WN)、氮化鉬(MoN)、氮氧化鉬(MoON)、氧化釕(RuO2)，和/或其他適合的材 料。 請參見圖1，間隙壁107a與107b可形成于柵極電極105的側(cè)壁。間隙壁107a與 107b可包括至少一材料，例如氧化物、氮化物、氮氧化物，和/或其他適合的介電材料。圖2顯示形成至少有一晶體管包括復(fù)合應(yīng)力結(jié)構(gòu)的集成電路的流程圖 (flowchart)。請參見圖2，方法200可包括工藝210與工藝220。工藝210可形成一柵極電 極于基材之上。柵極電極可借由例如沉積、微影、濕式蝕刻、干式蝕刻(例如，反應(yīng)性離子蝕 刻(reactive ion etch (RIE))、等離子體蝕刻(plasma etching)，和/或其他適合的工藝 制作而得。工藝210可以是前柵極工藝(gate-first process)或后柵極工藝(gate-last process)。工藝220可形成至少一復(fù)合應(yīng)力結(jié)構(gòu)，其中該復(fù)合應(yīng)力結(jié)構(gòu)設(shè)置于柵極電極下 方的溝道旁，且該復(fù)合應(yīng)力結(jié)構(gòu)包括一位于基材中的第一應(yīng)力區(qū)域。一第二應(yīng)力區(qū)域可設(shè) 置于第一應(yīng)力區(qū)域之上。至少一部分的第二應(yīng)力區(qū)域可設(shè)置于基材中。圖3A-圖3F為一系列剖面圖，用以顯示形成至少一復(fù)合應(yīng)力結(jié)構(gòu)于柵極電極下方 的溝道旁的優(yōu)選實施例方法。圖3A-圖3F中的元件(items)與圖1相同者，則使用與圖1 相同的標(biāo)號，再加上200。于圖3A中，掩模層304可形成于柵極電極305之上。掩模層304 可包括至少一材料，例如氧化物、氮化物、氮氧化物，和/或其他適合的介電材料。掩模層 304可借由例如化學(xué)氣相沉積法(CVD)制得。形成掩模層304與柵極電極305之后，一輕摻雜漏極區(qū)(LDD) 317可形成于基材 310中。輕摻雜漏極區(qū)(LDD)317可借由例如離子注入法制得。于形成PMOS晶體管的實 施例中，輕摻雜漏極區(qū)(LDD) 317可包括至少一雜質(zhì)，例如硼(Boron，B)和/或IIIA族元 素。于形成NMOS晶體管的實施例中，輕摻雜漏極區(qū)(LDD) 317可包括至少一雜質(zhì)，例如砷 (Arsenic, As)、(phosphorus, P)、其他VA族元素，或上述的組合。于形成輕摻雜漏極區(qū)(LDD)317之后，借由沉積與蝕刻工藝形成間隙壁307a與 307b。間隙壁307a與307b可包括至少一材料，例如氧化物、氮化物、氮氧化物，和/或其 他適合的介電材料。間隙壁307a與307b可借由例如化學(xué)氣相沉積法(CVD)制得。掩模層 304與間隙壁307a與307b可避免應(yīng)力層(和/或區(qū)域)形成于柵極電極305之上。請參見圖3B，移除工藝320可于基材310中形成一開口 321。移除工藝320可移 除一部分的輕摻雜漏極區(qū)(LDD)317(顯示于圖3A中)，形成輕摻雜漏極區(qū)(LDD)317a與 317b。于一些實施例中，為了于基材310中形成開口 321，進(jìn)行移除工藝320以各向同性蝕 刻(isotropic etch)基材310。各向同性蝕刻(isotropic etch)可包括干式蝕刻工藝、 濕式蝕刻工藝，和/或上述的組合。于其他實施例中，移除工藝320可包括各向異性蝕刻工 藝(anisotropic etchprocess)。進(jìn)行移除工藝320，包括各向同性蝕刻工藝(isotropicetch process)、各向異性蝕刻工藝(anisotropic etch process)，和/或上述的組合，可形 成各種形狀的開口 321。于一些實施例中，使用22nm技術(shù)，開口 321可具有一深度D介于約 50nm 80nm。于蝕刻工藝期間，利用掩模層304保護(hù)柵極電極305。請參見圖3C，于開口 321中形成應(yīng)力層325，以形成深度減少的開口 321a?？衫?如硅甲烷(silane，SiH4)、硅乙烷(disilane，Si2H6)、氫化鍺(germane, GeH4)作為反應(yīng)劑， 以形成應(yīng)力層325。應(yīng)力層325可借由例如外延工藝、化學(xué)氣相沉積法(CVD)(例如等離子 體增強(qiáng)型化學(xué)氣相沉積法(PECVD)、大氣壓化學(xué)氣相沉積法(APCVD)、低壓化學(xué)氣相沉積法 (LPCVD)、高密度等離子體氣相沉積法(HDPCVD)、原子層氣相沉積法(ALCVD))、其他適合的 沉積工藝，和/或上述的組合制得。于一些實施例中，使用22nm技術(shù)，應(yīng)力層325可具有一 底部厚度“t/’介于約20nm 55nm。于沉積和/或外延工藝期間，掩模層304保護(hù)柵極電 極305的頂部，而間隙壁307a與307b保護(hù)柵極電極305的側(cè)壁。 請參見圖3D，移除工藝330可移除一部分的應(yīng)力層325 (顯示于圖3C)，以形成應(yīng) 力區(qū)域311。開口 321b位于應(yīng)力區(qū)域311之上。于一些實施例中，移除工藝330可移除一 部分的輕摻雜漏極區(qū)317a與317b。移除工藝330可移除一部分的應(yīng)力層325，以使應(yīng)力區(qū) 域311可具有{111}晶面(facet)。于一些實施例中，移除工藝330可包括一熱蝕刻工藝 (thermal etch process)，其中工藝溫度介于約500°C 800°C。熱蝕刻工藝可使用，例如 流速介于約50sccm 500sccm的氯化氫(HCl)作為蝕刻氣體(etching gas)、并使用流速 介于約IOsccm lOOsccm的氫化鍺(GeH4)作為蝕刻催化劑。于一些實施例中，使用22nm 技術(shù)，應(yīng)力區(qū)域311可具有一底部厚度“t2”介于約IOnm 40nm。于熱蝕刻工藝期間，利用 掩模層304及間隙壁307a與307b保護(hù)柵極電極305。于一些實施例中，沉積應(yīng)力層325(顯示于圖3C中)的工藝與移除工藝330可于 同一腔體(chamber)中進(jìn)行。舉例而言，于一外延腔體中沉積應(yīng)力層325之后，可于同一外 延腔體中進(jìn)行移除工藝330。借由于同一腔體中進(jìn)行沉積與蝕刻工藝，可減少形成集成電路 的循環(huán)時間(cycle time)，也可避免對應(yīng)力層325造成傷害的粒子和/或氧化作用。于其 他實施例中，沉積應(yīng)力層325的工藝與移除工藝330可于不同腔體中進(jìn)行。于沉積和/或 外延工藝期間，利用掩模層304及間隙壁307a與307b保護(hù)柵極電極305。請參見圖3E，第二應(yīng)力區(qū)域313形成于應(yīng)力區(qū)域311之上。第二應(yīng)力區(qū)域313可 形成于開口 321b中(顯示于圖3D)。于一些實施例中，第二應(yīng)力區(qū)域313的頂表面313c 大體上與基材310的表面310a等高。于其他實施例中，第二應(yīng)力區(qū)域313的頂表面313c 可高于或低于基材310的表面310a?？衫萌绻杓淄?silane，SiH4)、硅乙烷(disilane， Si2H6)、氫化鍺(germane，GeH4)作為反應(yīng)劑，以形成第二應(yīng)力區(qū)域313。于一些形成ρ型 摻雜應(yīng)力區(qū)域的實施例中，可加入包括P型雜質(zhì)的反應(yīng)劑，例如硼烷(borane，BH3)、硼乙烷 (diborane,B2H6)0第二應(yīng)力區(qū)域313可借由例如外延工藝、化學(xué)氣相沉積法(CVD)(例如等 離子體增強(qiáng)型化學(xué)氣相沉積法(PECVD)、大氣壓化學(xué)氣相沉積法(APCVD)、低壓化學(xué)氣相沉 積法(LPCVD)、高密度等離子體氣相沉積法(HDPCVD)、原子層氣相沉積法(ALCVD))、其他適 合的沉積工藝，和/或上述的組合制得。請再參見圖3E，摻雜區(qū)域315可形成于第二應(yīng)力區(qū)域313之上。摻雜區(qū)域315可用 以形成一硅化物(salicide)?？衫萌绻杓淄?silane，SiH4)、硅乙烷(disilane，Si2H6)、 氫化鍺(germane,GeH4)作為反應(yīng)劑，以形成摻雜區(qū)域315。于一些形成ρ型摻雜應(yīng)力層的實施例中，可加入包括P型雜質(zhì)的反應(yīng)劑，例如硼烷(borane，BH3)、硼乙烷(diborane，B2H6)。 摻雜區(qū)域315可借由例如外延工藝、化學(xué)氣相沉積法(CVD)(例如等離子體增強(qiáng)型化學(xué)氣相 沉積法(PECVD)、大氣壓化學(xué)氣相沉積法(APCVD)、低壓化學(xué)氣相沉積法(LPCVD)、高密度等 離子體氣相沉積法(HDPCVD)、原子層氣相沉積法(ALCVD))、其他適合的沉積工藝，和/或上 述的組合制得。于一些實施例中，使用22nm技術(shù)，摻雜區(qū)域315可具有一厚度“t3”介于約 5nm 25nm。 請參見圖3F，移除掩模層304 (顯示于圖3E中)。于一些實施例中，也可形成額外 的間隙壁相鄰于間隙壁307a與307b。一介電層(圖中未顯示)可形成于圖3F的結(jié)構(gòu)上。 進(jìn)行移除工藝(例如化學(xué)機(jī)械研磨工藝(chemical polishprocess, CMP))可移除掩模層 304與部分的介電層與間隙壁。于一些實施例中，可進(jìn)行形成內(nèi)連線結(jié)構(gòu)(interconnect structure)的工藝，以耦合圖3F的結(jié)構(gòu)。須注意的是，上述圖3A-圖3F中的深度和/或厚度僅用以舉例說明，本領(lǐng)域技術(shù) 人員可變更(modify)深度和/或厚度，以達(dá)到所需的晶體管尺寸和/或大小。須注意的是， 上述的工藝條件(例如反應(yīng)劑、流速，和/或溫度)僅用以舉例說明，本領(lǐng)域技術(shù)人員可變 更工藝條件，以達(dá)到所需的晶體管形狀和/或結(jié)構(gòu)特征。請參見圖1，集成電路100可設(shè)置于一系統(tǒng)中，此系統(tǒng)可與一印刷打線板(printed wiring board)或印刷電路板(printed circuit board, PCB)進(jìn)行物理性或電性耦合 (coupled with)，以形成電路組件(electronic assembly)。此電路組件可以是電子系統(tǒng) 的一部分，此電子系統(tǒng)例如電腦、無線通信元件、電腦相關(guān)的周邊元件(computer-related peripherals)、娛樂裝置(entertainment devices)或類似的元件。于一些實施例中，包括集成電路100的系統(tǒng)可于一個集成電路中提供整個系統(tǒng)， 稱為系統(tǒng)整合芯片(system on a chip，S0C)或系統(tǒng)整合集成電路(system on integrated circuit device, S0IC)。這些SOC元件可在單一集成電路中驅(qū)動(implement)手機(jī)、個人 數(shù)字助理(personal data assistant, PDA)、數(shù)字錄放影機(jī)(digital VCR)、數(shù)字?jǐn)z錄影機(jī) (digital camcorder)、數(shù)字相機(jī)(digitalcamera)、音樂播放器(MP3 player)、或其他類似 電子裝置所需的所有電子回路(circuity)。雖然本發(fā)明已以數(shù)個優(yōu)選實施例揭示如上，然而其并非用以限定本發(fā)明，任何本 領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動與潤飾，因此本發(fā)明的 保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種晶體管，包括一柵極電極，設(shè)置于一基材之上；以及至少一復(fù)合應(yīng)力結(jié)構(gòu)，設(shè)置該柵極電極下方的一溝道旁，其中該復(fù)合應(yīng)力結(jié)構(gòu)包括一第一應(yīng)力區(qū)域，位于該基材中；以及一第二應(yīng)力區(qū)域，設(shè)置于該第一應(yīng)力區(qū)域之上，且至少一部分的第二應(yīng)力區(qū)域設(shè)置于該基材中。
2.如權(quán)利要求1所述的晶體管，還包括一摻雜區(qū)域設(shè)置于該第二應(yīng)力區(qū)域之上，其中 該摻雜區(qū)域的一表面高于該基材的表面。
3.如權(quán)利要求2所述的晶體管，其中該摻雜區(qū)域具有約25%或更少的原子百分比的鍺 含量，且該摻雜區(qū)域具有約或更少原子的百分比的碳含量。。
4.如權(quán)利要求1所述的晶體管，其中該第一應(yīng)力區(qū)域包括一未摻雜應(yīng)力區(qū)域，該第二 應(yīng)力區(qū)域包括一摻雜應(yīng)力區(qū)域，且該第二應(yīng)力區(qū)域的應(yīng)力高于該第一應(yīng)力區(qū)域的應(yīng)力。
5.如權(quán)利要求4所述的晶體管，其中該第一應(yīng)力區(qū)域具有約15%-35%原子百分比的 鍺含量，該第二應(yīng)力區(qū)域具有約25% -45%原子百分比的鍺含量，該第一應(yīng)力區(qū)域具有約 0. 5% -1. 5%原子百分比的碳含量，且第二應(yīng)力區(qū)域具有約0. 5% -3%原子百分比的碳含 量。
6.如權(quán)利要求1所述的晶體管，其中該第二應(yīng)力區(qū)域包括一晶面位于該基材的{111} 結(jié)晶面。
7.如權(quán)利要求1所述的晶體管，其中該第一應(yīng)力區(qū)域的底部具有一大體上圓形的形狀。
8.如權(quán)利要求1所述的晶體管，還包括一輕摻雜漏極區(qū)域，其中至少一部分的該輕摻雜漏極區(qū)域設(shè)置于該柵極電極之下，且 該第二應(yīng)力區(qū)域延伸相鄰于該輕摻雜漏極區(qū)域。
9.一種晶體管的制法，包括以下步驟形成一柵極電極位于一基材之上；以及形成至少一復(fù)合應(yīng)力結(jié)構(gòu)，其中該復(fù)合應(yīng)力結(jié)構(gòu)設(shè)置于該柵極電極下方的一溝道旁， 其中該復(fù)合應(yīng)力結(jié)構(gòu)包括一第一應(yīng)力區(qū)域，位于該基材中；以及一第二應(yīng)力區(qū)域，設(shè)于該第一應(yīng)力區(qū)域之上，且至少一部分的第二應(yīng)力區(qū)域設(shè)置于該 基材中。
10.如權(quán)利要求9所述的晶體管的制法，還包括形成一摻雜區(qū)域設(shè)置于該第二應(yīng)力區(qū) 域之上，其中該摻雜區(qū)域的一表面高于該基材的表面。
11.如權(quán)利要求10所述的晶體管的制法，其中形成該復(fù)合應(yīng)力結(jié)構(gòu)包括以下步驟形成一開口位于該基材的中；形成一第一應(yīng)力層位于該開口中；為了形成該第一應(yīng)力區(qū)域，移除一部分的第一應(yīng)力層；以及形成一第二應(yīng)力區(qū)域位于該第一應(yīng)力區(qū)域之上，至少一部分的第二應(yīng)力區(qū)域設(shè)置于該 基材中。
全文摘要
本發(fā)明提供一種晶體管與其制法。此晶體管包括一柵極電極，設(shè)置于一基材之上；以及至少一復(fù)合應(yīng)力結(jié)構(gòu)，設(shè)置于該柵極電極下方的溝道旁，其中復(fù)合應(yīng)力結(jié)構(gòu)包括一第一應(yīng)力區(qū)域，位于基材中；以及一第二應(yīng)力區(qū)域，設(shè)于第一應(yīng)力區(qū)域之上，且至少一部分的第二應(yīng)力區(qū)域設(shè)置于基材中。本發(fā)明提供的晶體管具有復(fù)合應(yīng)力結(jié)構(gòu)，可提供晶體管的溝道所需的壓縮或伸張應(yīng)力，增加了晶體管的電性表現(xiàn)。
文檔編號H01L29/06GK101989616SQ20101024366
公開日2011年3月23日 申請日期2010年7月30日 優(yōu)先權(quán)日2009年7月30日
發(fā)明者馮家馨, 宋學(xué)昌, 林憲信, 鄭振輝, 陳冠宇 申請人:臺灣積體電路制造股份有限公司