專利名稱：鰭式場效應(yīng)晶體管的摻雜方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路裝置，尤其涉及一種鰭式場效應(yīng)晶體管(finfield-effect transistor, FinFET)的摻雜方法。
背景技術(shù)：
在快速進(jìn)步的半導(dǎo)體制造工業(yè)中，互補(bǔ)型金屬氧化物半導(dǎo)體(complementary metal oxide semiconductor，CMOS) FinFET裝置可用于許多邏輯及其他應(yīng)用，且整合成為各種不同的半導(dǎo)體裝置。FinFET裝置一般包括具有高深寬比的半導(dǎo)體鰭板，在鰭板中形成晶體管的溝道及源極/漏極區(qū)。在部分鰭板裝置上方及沿著其側(cè)邊處形成柵極可增加溝道及源極/漏極部分的表面積，以制作更快速、更可靠且控制更佳的半導(dǎo)體晶體管裝置。 FinFETs更進(jìn)一步的優(yōu)點(diǎn)包括減少短溝道效應(yīng)及增加電流量。然而目前的FinFET科技已面臨挑戰(zhàn)。例如通常以離子注入法形成輕摻雜漏極 (lightly doped drain,LDD)區(qū)，而離子注入法會(huì)造成鰭板非共形(non-conformal)的摻雜輪廓(如在鰭板頂?shù)膿诫s較離基板近的鰭板底的摻雜重)。此非共形的摻雜輪廓可造成的問題包括開啟相關(guān)非一致的裝置(associated non-uniform device)。利用傾斜注入(tilt implant)的缺點(diǎn)為光致抗蝕劑高度所引發(fā)的陰影效應(yīng)(shadowing effect)及預(yù)先非晶化離子注入(preamorphization implantation, PAI)引發(fā)的孿晶界效應(yīng)(twin boundary effect)0因此，有需要改善FinFET元件的制作方法。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的缺陷，本發(fā)明提供一種摻雜鰭式場效應(yīng)晶體管的方法，包括提供一基板，該基板包括一半導(dǎo)體鰭板形成于該基板的一表面上，其中該半導(dǎo)體鰭板具有一頂表面及側(cè)壁；沉積一包括摻質(zhì)的富摻質(zhì)層于該半導(dǎo)體鰭板的該頂表面及側(cè)壁上；沉積一蓋層在該富摻質(zhì)層上；以及該基板回火以將該摻質(zhì)由該富摻質(zhì)層趨入該半導(dǎo)體鰭板中。一種摻雜鰭式場效應(yīng)晶體管的方法，包括形成一硬掩模覆蓋一基板的一第一半導(dǎo)體鰭板而露出該基板的一第二半導(dǎo)體鰭板；沉積一包括摻質(zhì)的富摻質(zhì)層在該第二半導(dǎo)體鰭板的一頂表面及側(cè)壁上；沉積一蓋層以覆蓋該富摻質(zhì)層；以及進(jìn)行一回火工藝以將該摻質(zhì)由該富摻質(zhì)層趨入該第二半導(dǎo)體鰭板中。其中更包括形成另一硬掩模覆蓋該第二半導(dǎo)體鰭板而露出該第一半導(dǎo)體鰭板；沉積包含另一摻質(zhì)的另一富摻質(zhì)層在該第一半導(dǎo)體鰭板的該頂表面及該側(cè)壁上，其中該另一摻質(zhì)及在該第二半導(dǎo)體鰭板的該摻質(zhì)為相反類型；沉積另外一蓋層以覆蓋該另外富摻質(zhì)層；以及進(jìn)行另一回火工藝以將該另一的摻質(zhì)趨入該第一半導(dǎo)體鰭板中。本發(fā)明的多種實(shí)施例可改善傳統(tǒng)LDD工藝的缺點(diǎn)。例如，在不同實(shí)施例中形成富摻質(zhì)層、形成蓋層以及將雜質(zhì)趨入LDD區(qū)以達(dá)所需厚度卻不用顧慮陰影效應(yīng)及PAI孿晶界
3缺陷的回火工藝。因此，可改善裝置的電性。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下


圖1 圖8顯示根據(jù)一實(shí)施例在基板上制作FinFET結(jié)構(gòu)時(shí)的不同階段。圖9為顯示用來執(zhí)行一實(shí)施例所述方法的設(shè)備。圖10顯示在富摻質(zhì)層的沉積時(shí)施以DC及RF偏壓的示意圖。圖11為根據(jù)一實(shí)施例制作FinFET結(jié)構(gòu)的方法流程圖。其中，附圖標(biāo)記說明如下500 根據(jù)本發(fā)明一實(shí)施例制作FinFET結(jié)構(gòu)的方法501，503，505，507，509，511，513，515 工藝步驟105 第一鰭板107 第二鰭板101 基板103 淺溝槽隔離區(qū)111 第一鰭板的頂表面109 第一鰭板的側(cè)壁115 第二鰭板的頂表面113 第二鰭板的側(cè)壁100 第一裝置區(qū)200 第二裝置區(qū)117 柵極介電層119 電極層123，127 柵極121，125 柵極介電材料129 硬掩模10 晶片300 設(shè)備302 反應(yīng)室304,306 電源131 富摻質(zhì)層308 等離子體133 蓋層135，137 LDD 區(qū)
具體實(shí)施例方式圖1至圖8為制作FinFET的不同階段的透視及剖面圖。圖11描述根據(jù)本發(fā)明一實(shí)施例制作FinFET結(jié)構(gòu)的方法500的流程圖。圖1與圖11所示，工藝步驟501提供包括第一鰭板105及第二鰭板107的基板。在部分實(shí)施例中，基板101可為硅基板、鍺基板或其他半導(dǎo)體材料的基板?；?01可由P型或η型摻質(zhì)摻雜。可于基板101中或上方形成隔離區(qū)如淺溝槽隔離區(qū)103 (shallow trench isolation region, STI region)。第一半導(dǎo)體鰭板105及第二半導(dǎo)體鰭板107延伸至STI 區(qū)103的頂表面上方。第一半導(dǎo)體鰭板105具有頂表面111及側(cè)壁109。第二半導(dǎo)體鰭板 107具有頂表面115及側(cè)壁113。基板101包括在第一裝置區(qū)100的部分及在第二裝置區(qū) 200的部分。半導(dǎo)體鰭板105及107分別在第一裝置區(qū)100及第二裝置區(qū)200中。在一實(shí)施例中，利用第一裝置區(qū)100及第二裝置區(qū)200以形成一個(gè)η型FinFET及一個(gè)ρ型FinFET。如圖2所示，在第一裝置區(qū)100及第二裝置區(qū)200中與半導(dǎo)體鰭板105及107上， 皆沉積上柵極介電層117及柵極層119。在一實(shí)施例中，以高介電常數(shù)(high k)的介電材料形成柵極介電層117。高介電常數(shù)材料的介電常數(shù)值可高于4甚或高于7，且可包括包含
4鋁的介電材料如氧化鋁、氧化鋁鉿、氮氧化鋁鉿或氧化鋯鋁；包含鉿的材料如氧化鉿、氧化硅鉿、氧化鋁鉿、氧化硅鋯鉿或氮氧化硅鉿；和/或其他材料如氧化鋁鑭或氧化鋯。在柵極介電層117上形成柵極層119，且其可導(dǎo)電材料形成如摻雜的多晶硅、金屬或金屬氮化物。
如圖3與圖11所示，在工藝步驟503中，柵極層119及柵極介電層117而后進(jìn)行圖案化以形成柵極堆疊(gate stacks)。于第一裝置區(qū)100中，柵極堆疊包括柵極123及柵極介電材料121。于第二裝置區(qū)200中，柵極堆疊包括柵極127及柵極介電材料125。柵極堆疊位于各半導(dǎo)體鰭板105及107的部分頂表面111，115及側(cè)壁109，113上。在部分實(shí)施例中， 保留半導(dǎo)體鰭板105及107的暴露部分，以于后續(xù)形成口袋(pocket)及輕摻雜源極及漏極區(qū)。在部分實(shí)施例中，可移除半導(dǎo)體鰭板105及107的暴露部分以形成凹陷(recesses)，而在凹陷中以外延成長半導(dǎo)體應(yīng)力源(stressors)。在一實(shí)施例中，第一裝置區(qū)100的半導(dǎo)體應(yīng)力源可包括碳化硅，而在第二裝置區(qū)200的半導(dǎo)體應(yīng)力源可包括鍺化硅。如圖4與圖11所示，在工藝步驟505中形成硬掩模(hard mask) 129并進(jìn)行圖案化以覆蓋第一裝置區(qū)100，而沒有覆蓋第二裝置區(qū)200。圖4為由圖3中沿切線A-A’的垂直面而得的剖面圖，因此沒有顯示柵極堆疊。如圖11所示，工藝步驟507在各半導(dǎo)體鰭板105及107的頂表面111，115及側(cè)壁 109，113的暴露部分移除原生氧化層(native oxide layer)。在一實(shí)施例中，基板101浸泡于包括氫氟酸溶液的溶液中，該溶液以比例350 1稀釋。在另一實(shí)施例中，濕溶液包括本領(lǐng)域技術(shù)人員所熟知的任何適當(dāng)?shù)娜芤?。在部分?shí)施例中，工藝步驟507包括本領(lǐng)域技術(shù)人員所熟知的干蝕刻工藝。如圖5所示，將晶片10放置于如圖9所示的設(shè)備300上，該設(shè)備300用以進(jìn)行等離子體輔助沉積(plasma assisted deposition)工藝。設(shè)備300包括具晶片10放置其中的反應(yīng)室302以及與反應(yīng)室連接的電源304及306。晶片10包括在基板101上的半導(dǎo)體鰭板105及107。電源304可為具有可程控的脈沖調(diào)節(jié)(programmable pulse modulation) 功能的無線電射頻(radio frequency, RF)電源，而電源306可為脈沖直流(DC)或RF電源以在晶片10上提供偏壓。電源304及306可彼此獨(dú)立操作。各電源304及306可程控為獨(dú)立電源開關(guān)而不會(huì)彼此影響。如圖5與圖11所示工藝步驟509，借由如圖9所示的機(jī)臺(tái)300，在第二半導(dǎo)體鰭板 107的頂表面115及側(cè)壁113上沉積富摻質(zhì)(dopant rich)層131。富摻質(zhì)層131包括在第二半導(dǎo)體鰭板107中用以形成LDD區(qū)的摻質(zhì)。根據(jù)FinFET所需的導(dǎo)電型態(tài)(conductivity type)，富摻質(zhì)層131可為η型摻質(zhì)(雜質(zhì))或ρ型摻質(zhì)(雜質(zhì))。例如，假如所得FinFET 為ρ型FinFET，則富摻質(zhì)層131可包括硼和/或銦，而若所得FinFET為η型FinFET，則富摻質(zhì)層131可包括磷和/或砷。在一實(shí)施例中，在富摻質(zhì)層131中摻質(zhì)的原子百分比可大于約90%，且實(shí)際上可為純摻質(zhì)層。依據(jù)富摻質(zhì)層131的成分，在反應(yīng)室302 (如圖9)中的工藝氣體可包括砷化氫、乙硼烷(B2H6)、磷化氫(PH3)、三氟化硼(BF3)，稀釋氣體如氙、氬、氦、氖、氫等。該工藝可在小于 IOOmTorr的壓力下進(jìn)行。開啟RF電源304(圖9)以產(chǎn)生等離子體308。RF電源304的電力例如可介于約50watts與IOOOwatts間，但也可適用更大或更小的電力。在一實(shí)施例中， 在形成富摻質(zhì)層131的整個(gè)過程中持續(xù)開啟RF電源304。在另一實(shí)施例中，以脈沖的(為開及關(guān)交替的模式)RF電源304改善富摻質(zhì)層131的共形性(階梯覆蓋性)。
在形成富摻質(zhì)層131時(shí)，如圖9DC電源306具有低于約2kV的低偏壓，因此在形成摻質(zhì)層時(shí)不會(huì)形成不要的非晶質(zhì)層。在一實(shí)施例中，DC電源306的輸出偏壓介于約OkV與約2kV之間。因DC偏壓很小甚或?yàn)榱愣鴾p低離子摻雜工藝的方向性(directionality)，因此富摻質(zhì)層131可沉積在第二半導(dǎo)體鰭板107上成為分離層而非直接注入鰭板107中。在形成富摻質(zhì)層131時(shí)，DC電源306所提供的DC電流也可如圖10所示為以約0. 5至約IOKHz 的頻率脈沖(開及關(guān)交替)。如圖6與圖11所示，在工藝步驟511中，在第二半導(dǎo)體鰭板107上的富摻質(zhì)層 131上沉積蓋層133。在部分實(shí)施例中，蓋層133可包括氧化硅、氮化硅、碳化硅或前述的組合物。蓋層133的厚度介于約30埃至約300埃。根據(jù)蓋層133的薄膜密度及緊密度 (compactness)，應(yīng)控制蓋層133的厚度在適當(dāng)范圍內(nèi)。例如在部分實(shí)施例中，當(dāng)其厚度小于約30埃時(shí)，在之后回火工藝中富摻質(zhì)層131中的摻質(zhì)將經(jīng)由蓋層133擴(kuò)散出來；當(dāng)其厚度大于約300埃時(shí)，蓋層133可能會(huì)從富摻質(zhì)層131脫落。在一實(shí)施例中，以等離子體強(qiáng)化原子層沉積(plasma enhanced atomic layerdeposition)形成蓋層133。工藝先行物可包括二胺硅烷(silanediamine)、N，N，N’， N，-四乙基(N，N，N，，N，_tetraethyl，市售為Air Liquide的SAM24)及氧。該沉積的操作功率為約20W至約500W。在溫度低于約300°C形成蓋層133，以避免在形成蓋層的工藝中， 富摻質(zhì)層131中的摻質(zhì)經(jīng)由蓋層133擴(kuò)散出去。在部分實(shí)施例中，蓋層133的沉積可利用其他可以形成氧化硅、氮化硅或碳化硅的共形層的沉積技術(shù)。如圖7與圖11所示，工藝步驟512中，基板101進(jìn)行回火以在第二半導(dǎo)體鰭板107 中形成LDD區(qū)137。活化富摻質(zhì)層131中的雜質(zhì)而擴(kuò)散進(jìn)入第二半導(dǎo)體鰭板107中。在回火工藝中，蓋層133防止富摻質(zhì)層131的摻質(zhì)經(jīng)由蓋層133擴(kuò)散出去。進(jìn)行回火的溫度可介于約900°C與約1100°C間。該回火可為毫秒回火(millisecond annealing,MSA)或快速熱回火(rapid thermalannealing, RTA)。接下來，在圖11的工藝步驟513中，移除在第一裝置區(qū)100的硬掩模129。如圖 11所示在工藝步驟515中移除蓋層133及富摻質(zhì)層131。在一實(shí)施例中，工藝步驟515包括將基板101浸泡在包含氫氟酸的濕溶液中。在部分實(shí)施例中，工藝步驟515包括借干蝕刻工藝蝕刻蓋層133及富摻質(zhì)層131。圖8顯示包括第一鰭板105及第二鰭板107的基板分別具有LDD區(qū)135及LDD區(qū) 137。在第一半導(dǎo)體鰭板105形成LDD區(qū)135時(shí)，可借由基本上與上述相同工藝形成，但在形成LDD區(qū)時(shí)以硬質(zhì)掩模覆蓋第二半導(dǎo)體鰭板107，且第一半導(dǎo)體鰭板105可與第二半導(dǎo)體鰭板107的導(dǎo)電型態(tài)相反。在LDD區(qū)的摻質(zhì)濃度例如可介于約lE20/cm3與約lE21/cm3。在形成LDD區(qū)135及137之后可形成柵極間隔物(未顯示)。在后續(xù)工藝步驟中， 可依據(jù)所需導(dǎo)電類型，在鰭板105及107中注入η型雜質(zhì)(如磷)及ρ型雜質(zhì)(如硼)以形成深源極/漏極區(qū)(未顯示)。在深源極/漏極區(qū)的摻質(zhì)濃度例如可介于約lE20/cm3與約lE21/cm3間。因此在第一裝置區(qū)100及第二裝置區(qū)200中形成FinFET。圖1至圖11是為了本揭露的發(fā)明概念更易理解而經(jīng)過簡化。例如雖然附圖為 FinFET，集成電路(ICs)可包括多種不同裝置包括電阻器、電容、電感、導(dǎo)線等?？衫帽景l(fā)明的多種實(shí)施例改善傳統(tǒng)LDD工藝的缺點(diǎn)。例如，在不同實(shí)施例中形成富摻質(zhì)層131、形成蓋層133以及將雜質(zhì)趨入LDD區(qū)以達(dá)所需厚度卻不用顧慮陰影效應(yīng)及PAI孿晶界缺陷的回火工藝。因此，可改善裝置的電性。 雖然本發(fā)明已以數(shù)個(gè)優(yōu)選實(shí)施例揭露如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種摻雜鰭式場效應(yīng)晶體管的方法，包括提供一基板，該基板包括一半導(dǎo)體鰭板形成于該基板的一表面上，其中該半導(dǎo)體鰭板具有一頂表面及側(cè)壁；沉積一包括摻質(zhì)的富摻質(zhì)層于該半導(dǎo)體鰭板的該頂表面及側(cè)壁上；沉積一蓋層在該富摻質(zhì)層上；以及該基板回火以將該摻質(zhì)由該富摻質(zhì)層趨入該半導(dǎo)體鰭板中。
2.如權(quán)利要求1所述的方法，其中該富摻質(zhì)層主要以摻質(zhì)組成。
3.如權(quán)利要求1所述的方法，其中該摻質(zhì)包括硼、銦、磷或砷。
4.如權(quán)利要求1所述的方法，其中在該回火在該半導(dǎo)體鰭板中形成一輕摻雜源極/漏極區(qū)。
5.如權(quán)利要求1所述的方法，其中該蓋層的厚度介于約30埃至約300埃之間。
6.如權(quán)利要求1所述的方法，其中在溫度低于約300°C下沉積該蓋層。
7.如權(quán)利要求1所述的方法，其中該蓋層包括氧化硅、氮化硅或碳化硅。
8.一種摻雜鰭式場效應(yīng)晶體管的方法，包括形成一硬掩模覆蓋一基板的一第一半導(dǎo)體鰭板而露出該基板的一第二半導(dǎo)體鰭板； 沉積一包括摻質(zhì)富摻質(zhì)層在該第二半導(dǎo)體鰭板的一頂表面及側(cè)壁上； 沉積一蓋層以覆蓋該富摻質(zhì)層；以及進(jìn)行一回火工藝以將該摻質(zhì)由該富摻質(zhì)層趨入該第二半導(dǎo)體鰭板中。
9.如權(quán)利要求8所述的方法，其中該蓋層的厚度介于約30埃至約300埃之間。
10.如權(quán)利要求8所述的方法，更包括形成另外一硬掩模覆蓋該第二半導(dǎo)體鰭板而露出該第一半導(dǎo)體鰭板； 沉積包含另一摻質(zhì)的另一富摻質(zhì)層在該第一半導(dǎo)體鰭板的該頂表面及該側(cè)壁上，其中該另一摻質(zhì)及在該第二半導(dǎo)體鰭板的該摻質(zhì)為相反類型； 沉積另外一蓋層以覆蓋該另外富摻質(zhì)層；以及進(jìn)行另一回火工藝以將該另一的摻質(zhì)趨入該第一半導(dǎo)體鰭板中。
全文摘要
本發(fā)明的實(shí)施例包括鰭式場效應(yīng)晶體管(fin field-effect transistors，F(xiàn)inFET)的摻雜方法。在該方法中，形成一包含摻質(zhì)的富摻質(zhì)層(dopant-richlayer)在基板的半導(dǎo)體鰭板(semiconductor fin)的頂表面及側(cè)壁上。形成蓋層以覆蓋富摻質(zhì)層。對(duì)基板進(jìn)行回火以將摻質(zhì)由富摻質(zhì)層趨入半導(dǎo)體鰭板中。本發(fā)明的多種實(shí)施例可改善傳統(tǒng)LDD工藝的缺點(diǎn)。例如，在不同實(shí)施例中形成富摻質(zhì)層、形成蓋層以及將雜質(zhì)趨入LDD區(qū)以達(dá)所需厚度卻不用顧慮陰影效應(yīng)及PAI孿晶界缺陷的回火工藝。因此，可改善裝置的電性。
文檔編號(hào)H01L21/336GK102237278SQ20101026380
公開日2011年11月9日 申請日期2010年8月25日 優(yōu)先權(quán)日2010年4月28日
發(fā)明者余德偉, 蔡俊雄, 黃玉蓮 申請人:臺(tái)灣積體電路制造股份有限公司