包括三維存儲單元陣列的半導(dǎo)體存儲器件的制作方法

文檔序號：6951053閱讀：183來源：國知局

導(dǎo)航： X技術(shù)> 最新專利>電氣元件制品的制造及其應(yīng)用技術(shù)

專利名稱：包括三維存儲單元陣列的半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明公開涉及半導(dǎo)體器件，具體涉及半導(dǎo)體存儲器件，其具有改進的具有分布式接觸焊盤的三維結(jié)構(gòu)。
背景技術(shù)：
隨著半導(dǎo)體工業(yè)的持續(xù)發(fā)展，要求更高的半導(dǎo)體器件集成度、更少功耗和/或更高速度。具體而言，因為更高的集成度能夠提高各種電子設(shè)備的規(guī)范，并且這是確定產(chǎn)品價格的重要因素，所以更高集成度的重要性日益增長。因此，為實現(xiàn)高度集成的半導(dǎo)體器件，半導(dǎo)體技術(shù)已獲得長足發(fā)展，允許制造具有多種多樣結(jié)構(gòu)的半導(dǎo)體器件，從而遠離了傳統(tǒng) 的基本上平面或二維的半導(dǎo)體器件。隨著半導(dǎo)體器件的高度集成以及多樣性半導(dǎo)體器件結(jié)構(gòu)的興起，越來越難以確保針對半導(dǎo)體器件中多樣復(fù)雜的圖案連接到導(dǎo)線和其他圖案的工藝余量(process margin) 0 如果半導(dǎo)體器件制造過程中發(fā)生故障，則半導(dǎo)體器件的可靠性降低，這可能導(dǎo)致合并該半導(dǎo)體器件的電子設(shè)備性能降低。因此，希望通過確保具有復(fù)雜圖案的半導(dǎo)體器件中的工藝余量，來增強高度集成的半導(dǎo)體器件的可靠性。

發(fā)明內(nèi)容
本發(fā)明構(gòu)思之一涉及單元陣列與該單元陣列外部的電路之間的連接。因此，本申請的發(fā)明構(gòu)思不應(yīng)局限于豎向NAND (VNAND)，而應(yīng)該理解為適用于例如RRAM、MRAM和PRAM
等三維存儲器件。本發(fā)明公開提供了根據(jù)以下示例實施例的形成方法和得到的半導(dǎo)體器件。根據(jù)示例實施例，半導(dǎo)體存儲器件包括實質(zhì)上平面狀襯底；垂直于襯底的存儲串(memory string)，該存儲串包括多個存儲單元；和多條伸長的字線，每條字線包括實質(zhì) 上平行于襯底且連接至存儲串的第一部分、以及相對于襯底實質(zhì)上傾斜且在襯底上方延伸的第二部分，其中多條字線中的第一組與放置在存儲串的第一側(cè)的第一導(dǎo)線電連接，多條字線中的第二組與放置在存儲串的第二側(cè)的第二導(dǎo)線電連接。第一組字線中的字線和第二組字線中的字線沿著從存儲串的頂部到底部的方向，彼此交替地放置。伸長的存儲串的傾斜角可以是實質(zhì)上相對于平面襯底成90度。存儲串的第一側(cè) 可以與存儲串的第二側(cè)相對。多條字線中每一條字線的第一部分可以分別彼此平行。
在存儲串的第一側(cè)，多條字線中每一條字線的第二部分可以分別彼此平行，以及在存儲串的第二側(cè)，多條字線中每一條字線的第二部分可以分別彼此平行。交替的第一字線可以分別放置在從存儲串頂部到底部計數(shù)情況下奇數(shù)編號的存儲單元上，交替的第二字線可以分別放置在從存儲串頂部到底部計數(shù)情況下偶數(shù)編號的存儲單元上。該器件還可以包括絕緣帽，放置在存儲串的第一側(cè)的偶數(shù)編號的字線的第二部分的抬高端部處、以及在存儲串的第二側(cè)的奇數(shù)編號的字線的第二部分的抬高端部處。該器件還可以包括第三組字線，連接至放置在存儲串的第三側(cè)面上的第三導(dǎo)線，其中，第一組字線分別連接至從存儲串頂部到底部計數(shù)情況下模3余1編號的存儲單元，第二組字線分別連接至從存儲串頂部到底部計數(shù)情況下模3余2編號的存儲單元，第三組字線分別連接至從存儲串頂部到底部計數(shù)情況下模3余0編號的存儲單元。多個存儲單元中的每一個及其相應(yīng)的字線可以占據(jù)與襯底平面平行放置的不同平面。在存儲串的不同側(cè)面上字線中放置在相同平面中的毗鄰部分可以電連接成一條字線。襯底可以是水平的，存儲串是垂直的，該器件還可以包括周邊區(qū)，放置在垂直存儲串的頂部或頂部上方的表面上。該器件還可以包括針對接觸焊盤的多個導(dǎo)電圖案，在多條字線中交替的第一字線與第一導(dǎo)線之間，以及在多條字線中交替的第二字線與第二導(dǎo)線之間。該器件還可以包括放置在平面襯底上方的周邊區(qū)。該周邊區(qū)可以放置在與導(dǎo)電圖案的下表面相同的水平上，或者放置在腔室之上。
字線的傾斜的第二部分可以放置為相對于襯底成大約50到大約90度之間的傾斜傾斜的第二部分可以從每條字線的第一部分的兩端開始延伸，來自每條字線的每一對傾斜的第二部分中的一個可以以絕緣帽終止。該器件還可以包括多條位線，放置為與存儲串和字線中的每一個都實質(zhì)上垂直。該器件還可以包括腔室，其中該腔室可以包括襯底中的硅(Si)凹部，伸長的存儲串和伸長的字線可以放置在該Si凹部中。該器件還可以包括腔室，其中該腔室可以包括放置在襯底之上的絕緣壁，伸長的存儲串和伸長的字線可以放置在該絕緣壁的周邊內(nèi)。伸長的字線可以包括金屬或硅化物。包括多個存儲單元的存儲串可以是實質(zhì)上柱形的(即，立柱狀)、管狀的或條面狀 (bar-sided)的。該器件還可以包括至少兩個行解碼器，一個行解碼器放置在奇數(shù)編號的存儲單元一側(cè)，另一個行解碼器放置在偶數(shù)編號的存儲單元一側(cè)。兩個行解碼器中的第一行解碼器可以分別連接至偶數(shù)或奇數(shù)串選擇線(SSL)、以及偶數(shù)字線，第二行解碼器可以分別連接至奇數(shù)或偶數(shù)SSL、以及偶數(shù)字線。兩個行解碼器中的第一行解碼器可以分別連接至所有串選擇線(SSL)、以及偶數(shù) 或奇數(shù)字線，第二行解碼器可以分別連接至奇數(shù)或偶數(shù)字線。
襯底可以包括Si，絕緣層可以包括SiO2，字線可以包括金屬。每個存儲單元可以包括控制柵極、第一絕緣區(qū)域、電荷存儲區(qū)域和第二絕緣區(qū)域。每個存儲單元可以包括作為控制柵極的金屬柵極、作為阻擋層的高k區(qū)域、作為電荷存儲層的氮化物區(qū)域、作為隧道層的氧化物區(qū)域。根據(jù)示例實施例，一種形成半導(dǎo)體存儲器件的方法包括提供襯底；在襯底上形成腔室；在腔室中沉積多個交替的絕緣層和犧牲層，每一層具有水平的第一部分以及至少一個傾斜的第二部分；形成實質(zhì)上在襯底的法線方向上的孔，該孔延伸通過所述層直到襯底；將垂直傾斜的存儲串沉積到孔中，該存儲串包括多個存儲單元；用導(dǎo)電層分別替代犧牲層，以形成多條伸長的字線；以及將多條字線中交替的第一字線連接至在存儲串的第一側(cè)放置的導(dǎo)線，并將多條字線中交替的第二字線連接至在存儲串的第二側(cè)放置的導(dǎo)線。該方法還可以包括在存儲串頂部的水平處的表面上形成周邊區(qū)。垂直存儲串可以是條面狀的，該方法還可以包括形成針對X切割的溝槽，以將存儲串劃分成兩個平行的串。襯底可以包括Si，絕緣層可以包括SiO2，字線可以包括金屬。腔室可以直接凹進到襯底中?？梢酝ㄟ^在襯底上形成絕緣側(cè)壁，在襯底之上形成腔。每個存儲單元可以包括作為控制柵極的金屬柵極、第一絕緣區(qū)域、電荷存儲區(qū)域和第二絕緣區(qū)域。每個存儲單元可以包括作為控制柵極的金屬柵極、作為阻擋層的高k區(qū)域、作為電荷存儲層的氮化物區(qū)域、作為隧道層的氧化物區(qū)域。根據(jù)實施例，一種半導(dǎo)體存儲器件可以包括襯底；存儲串，放置在襯底上，并實質(zhì)上在襯底的法線方向上，存儲串包括多個存儲單元；以及多條字線，每條字線包括實質(zhì)上平行于襯底且耦接至存儲串的第一部分、以及實質(zhì)上相對于襯底傾斜且向上延伸的第二部分，其中多條字線中交替的第一字線與放置在存儲串的第一側(cè)的第一導(dǎo)線電連接，多條字線中交替的第二字線與放置在存儲串的第二側(cè)的第二導(dǎo)線電連接。根據(jù)示例實施例，一種半導(dǎo)體存儲器件包括襯底；存儲串，放置在襯底上，并實質(zhì)上在襯底的法線方向上，存儲串包括多個存儲單元；以及多條字線，每條字線包括實質(zhì)上平行于襯底且耦接至存儲串的第一部分、以及實質(zhì)上相對于襯底傾斜且向上延伸的第二部分，其中字線包括與放置在存儲串的第一側(cè)的第一導(dǎo)線有選擇地連接的第一字線、以及與放置在存儲串的第二側(cè)的第二導(dǎo)線有選擇地連接的第二字線。字線可以包括至少一條偽字線。第一側(cè)可以具有第一行解碼器，第二側(cè)可以具有第二行解碼器。根據(jù)示例實施例，一種半導(dǎo)體存儲器件可以包括襯底；存儲串，放置在襯底上，并實質(zhì)上在襯底的法線方向上，存儲串包括多個存儲單元；多條字線；以及至少兩個行解碼器，其中，字線包括與存儲串的第一側(cè)的一個行解碼器電連接的第一組字線、以及與存儲串的第二側(cè)的另一個行解碼器電連接的第二組字線。在作為本發(fā)明一個實施例的器件中，第一行解碼器與存儲串的第一側(cè)的一組串選擇線(SSL)連接，第二行解碼器與存儲串的第二側(cè)的另一組SSL連接。備選地，在本發(fā)明的器件中，兩個行解碼器中的任一個可以與所有的串選擇線(SSL)連接。根據(jù)示例實施例，一種形成半導(dǎo)體存儲器件的方法包括提供襯底；在襯底上形成腔室；在腔室中沉積多個交替的絕緣層和導(dǎo)電層，導(dǎo)電層形成多條字線，每一層具有水平的第一部分以及至少一個傾斜的第二部分；形成實質(zhì)上在襯底的法線方向上的孔，該孔延伸通過所述層直到襯底；將垂直傾斜的存儲串沉積到孔中，該存儲串包括多個存儲單元；以及將多條字線中交替的第一字線連接至在存儲串的第一側(cè)放置的接觸焊盤，并將多條字線中交替的第二字線連接至在存儲串的第二側(cè)放置的接觸焊盤。

本發(fā)明公開提供了一種形成方法以及得到的半導(dǎo)體器件，根據(jù)以下示例性附圖，其具有至導(dǎo)線的分布式連接，帶有或不帶有接觸焊盤，附圖中類似的附圖標(biāo)記可以用于指示類似元件，其中圖IA和IB示出了根據(jù)本發(fā)明公開示例實施例的半導(dǎo)體器件的示意平面圖；圖2A示出了根據(jù)本發(fā)明公開示例實施例的沿圖IA和IB的線1_1’獲得的示意剖面圖；圖2B示出了根據(jù)本發(fā)明公開示例實施例的沿圖IA和IB的線1_1’獲得的示意剖面圖；圖2C示出了根據(jù)本發(fā)明公開示例實施例的沿圖IA和IB的線1_1’獲得的示意剖面圖；圖3示出了根據(jù)本發(fā)明公開示例實施例的用于說明例如電荷存儲層等信息存儲層的示意圖；圖4A和4B示出了用于說明根據(jù)本發(fā)明公開另一示例實施例的半導(dǎo)體器件的示意平面圖；圖5A示出了根據(jù)本發(fā)明公開示例實施例的沿圖4A和4B的線11_11’獲得的示意剖面圖；圖5B示出了根據(jù)本發(fā)明公開示例實施例的沿圖4A和4B的線11_11’獲得的示意剖面圖；圖5C示出了根據(jù)本發(fā)明公開示例實施例的沿圖4A和4B的線11_11’獲得的示意剖面圖；圖6A示出了根據(jù)本發(fā)明公開示例實施例的用于說明信息存儲層的示意圖；圖6B示出了根據(jù)本發(fā)明公開示例實施例的用于說明柱形或管形的示例垂直有源區(qū)的示意性部分立體圖；圖7示出了根據(jù)本發(fā)明公開示例實施例的用于說明半導(dǎo)體器件的另一條面形垂直有源區(qū)的示意平面圖；圖8A示出了根據(jù)本發(fā)明公開示例實施例的沿圖7的線III-III’獲得的示意剖面圖，也示出了周邊電路；圖8B示出了根據(jù)本發(fā)明公開示例實施例的沿圖7的線III-III’獲得的示意剖面圖；圖8C示出了根據(jù)本發(fā)明公開另一示例實施例的沿圖7的線III-III’獲得的示意剖面圖；圖9示出了用于說明根據(jù)本發(fā)明公開另一示例實施例的半導(dǎo)體器件的示意平面圖；圖IOA示出了根據(jù)本發(fā)明公開示例實施例的沿圖9的線IV-IV’獲得的示意剖面圖；圖IOB示出了根據(jù)本發(fā)明公開另一示例實施例的沿圖9的線IV-IV’獲得的示意剖面圖；圖IOC示出了根據(jù)本發(fā)明公開示例實施例的沿圖9的線IV-IV’獲得的示意剖面圖；圖IlA和IlB示出了用于說明根據(jù)本發(fā)明公開示例實施例的半導(dǎo)體器件的示意平面圖；圖12A示出了根據(jù)本發(fā)明公開示例實施例的沿圖IlA和IlB的線V_V’獲得的示意剖面圖；圖12B示出了根據(jù)本發(fā)明公開示例實施例的沿圖IlA和IlB的線V_V’獲得的示意剖面圖；圖12C示出了根據(jù)本發(fā)明公開示例實施例的沿圖IlA和IlB的線V_V’獲得的示意剖面圖；圖13A到13H示出了用于說明根據(jù)本發(fā)明公開示例實施例的形成半導(dǎo)體器件的方法的示意橫截面圖；圖14A和14B示出了用于說明根據(jù)本發(fā)明公開示例實施例的半導(dǎo)體器件的示意平面圖；圖15A示出了根據(jù)本發(fā)明公開示例實施例的沿圖14A和14B的線VI-VI’獲得的示意剖面圖；圖15B示出了根據(jù)本發(fā)明公開示例實施例的沿圖14A和14B的線VI-VI’獲得的示意剖面圖；圖15C示出了根據(jù)本發(fā)明公開示例實施例的沿圖14A和14B的線VI-VI’獲得的示意剖面圖；圖16A到161示出了用于說明根據(jù)本發(fā)明公開示例實施例的形成半導(dǎo)體器件的方法的示意橫截面圖；圖17示出了根據(jù)本發(fā)明公開示例實施例的包括半導(dǎo)體器件的存儲系統(tǒng)的示意框圖；圖18示出了根據(jù)本發(fā)明公開示例實施例的包括半導(dǎo)體器件的存儲卡的示意框圖；圖19示出了根據(jù)本發(fā)明公開示例實施例的安裝有半導(dǎo)體器件的信息處理系統(tǒng)的示意框圖；以及圖20示出了根據(jù)本發(fā)明公開示例實施例的非易失性存儲設(shè)備的示意框圖。
具體實施例方式本發(fā)明公開示例實施例提供了一種具有改進的分布式接觸面積余量的三維半導(dǎo)體存儲結(jié)構(gòu)。特別優(yōu)選的實施例展示了針對更高可靠性的改進的接觸工藝余量。此外，本發(fā)明提供了一種在字線與至少兩個行解碼器之間、或者在字線和串選擇線與至少兩個行解碼器之間的連接布局。參照附圖更加詳細地描述本發(fā)明構(gòu)思的示例實施例。但是，本發(fā)明構(gòu)思可以不同形式具體實現(xiàn)，并且不應(yīng)被視為局限于下面給出的實施例。相反，提供這些實施例以使本發(fā) 明公開對于本領(lǐng)域技術(shù)人員全面和完整，并且傳達了本發(fā)明構(gòu)思的范圍。此外，因為例如數(shù) 字和/或字符等附圖標(biāo)記用于示例實施例，所以這些根據(jù)說明順序而提供的參考數(shù)字和/ 或字符不是必須局限于該順序。在附圖中，為了清楚示出，可能放大了層和區(qū)域的尺寸。還將理解，當(dāng)將例如層或膜等元素或特征稱為“在另一元素或特征上”時，例如在另一層或襯底上，該元素或特征可以直接在另一層或襯底上，或者可以存在插入層。這里所用的術(shù)語 “和/或”包括相關(guān)列舉的項目中一個或多個的任一和全部組合。下面描述根據(jù)本發(fā)明構(gòu)思第一實施例的半導(dǎo)體器件。圖IA和IB示出了用于說明根據(jù)本發(fā)明構(gòu)思實施例的半導(dǎo)體器件，圖2A是沿圖IA和IB的線1-1’獲得的剖面圖。本發(fā)明的半導(dǎo)體器件包括存儲單元陣列區(qū)域、行解碼器、列解碼器、將存儲單元陣列連接到半導(dǎo)體器件外部的元件的互連、以及控制單元，半導(dǎo)體器件外部的元件例如是電壓產(chǎn)生器(產(chǎn)生單元)?；ミB可以連接至導(dǎo)電過孔或插塞、垂直延伸至其他層、圖案或線路的焊盤。本發(fā)明的半導(dǎo)體器件包括三維的多個存儲單元。根據(jù)本發(fā)明實施例之一，存儲器件包括在平面狀襯底之上垂直延伸的存儲串。該存儲串可以包括控制柵極、第一絕緣層、電荷存儲層、第二絕緣層、以及其中要形成溝道的有源區(qū)。電荷存儲層可以是能夠捕獲電荷的絕緣層或納米點(nano dot)、或者任何其他信息存儲區(qū)域，這可以是可改變的。用于電荷存儲的絕緣層包括氮化硅或氧氮化硅，其中，氮的含量比氧的含量多得多。第一絕緣層放置在有源區(qū)與電荷存儲層之間。第一絕緣層可以包括二氧化硅、或包括二氧化硅、氧氮化硅和氮化硅中任意材料的多個薄(5-150埃)層。第二絕緣層可以放置在電荷存儲層與控制柵極之間。第二絕緣層可以是二氧化硅、高k材料、氧化鋁中的任何材料或者它們的組合。有源區(qū)可以是多種類型的。例如，形狀可以是柱狀或筒形、管狀或條面形狀。管狀有源區(qū)可以圍繞絕緣材料核心。參照圖1A、1B和2A，提供了襯底101。襯底101可以是基于半導(dǎo)體的襯底，可以是實質(zhì)上平面狀的。襯底可以是硅的，優(yōu)選的是單晶硅。襯底101可以包括摻雜區(qū)，例如，包括第一類型摻雜劑的阱(well)。源極區(qū)可以放置在襯底101中(未示出)。存儲串的一些組可以共享一條源極線，即公共源極線。公共源極區(qū)可以放置成盤形式，或者放置在襯底的單元區(qū)域內(nèi)的一些部分內(nèi)。公共源極區(qū)可以包括高濃度的第二導(dǎo)電類型，這與阱中包括的摻雜劑的導(dǎo)電類型不同。例如，在阱包括P型摻雜劑的情況下，公共源極區(qū)可以包括高濃度的η型摻雜劑。襯底101可以是水平方向上呈平面狀?？梢栽谝r底101上形成凸起部。該凸起部可以是沉積在襯底101上的。凸起部的材料可以是硅或者是絕緣層的材料。得到的表面包括凹入部A或從平面襯底101凹入的腔室、以及來自凸起部的凸出部B。凹入部A可以包括底表面103、以及彼此面對的第一和第二側(cè)壁105和106。得到的襯底101可以包括從第一和第二側(cè)壁105和106延伸的一個或多個凸出部B。凸出部B的頂表面可以與凹入部A的底表面103平行。可以通過將半導(dǎo)體襯底中對應(yīng)于凹入部A的部分蝕刻，而將半導(dǎo)體襯底中對應(yīng)于凸出部B的部分保留，來交替地形成凹入部A和凸出部B。在這種情況下，襯底101 可以是一體的襯底。存儲單元可以放置在凹入部A中。如果凸起部可以由絕緣層形成，并且要在凸起部上形成周邊電路，則可以在凸起部上進一步形成硅層(絕緣體上硅類型，S0I)。下面，描述存儲單元。形成腔室的凹入部A可以具有與第一側(cè)壁105相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁106相鄰的第二接觸區(qū)CR2。單元陣列區(qū)CAR可以放置在第一接觸區(qū)CRl與第二接觸區(qū)CR2之間。S卩，第一接觸區(qū)CRl與第二接觸區(qū)CR2可以彼此分隔開來，中間夾有單元陣列區(qū)CAR?？梢栽谝r底101上放置彼此分隔開的導(dǎo)電圖案GSL、WL1-WL4、SSL。導(dǎo)電圖案GSL、 WL1-WL4、SSL可以包括分別在襯底101的凹入部A上的接地選擇線GSL、字線WL1_WL4(如圖所示)、串選擇線(SSL)，可以通過順序地沿得到的表面堆疊它們來形成。此外，可以在相鄰字線之間放置層間絕緣體，用于防止不希望的相鄰導(dǎo)體之間的短路。本發(fā)明的存儲器件可以包括在GSL和/或SSL附近或者在字線之間的偽字線?？梢酝ㄟ^堆疊導(dǎo)線和層間絕緣層來形成字線、GSL和SSL。在另一實施例中，可以多次執(zhí)行堆疊字線、GSL、SSL和層間絕緣層。存儲陣列可以是三維的，這意味著在平面襯底上和/或上方放置能夠存儲信息的多個存儲單元。用于激活存儲單元的開關(guān)元件可以是晶體管或二極管類型的。存儲單元的類型可以是易失性或非易失性的。例如，本發(fā)明的存儲器件可以是閃速存儲器件。三維存儲器的有源區(qū)可以是相對于平面襯底101平行或垂直的。優(yōu)選地，有源區(qū) 可以是在平面襯底上的垂直有源區(qū)。該有源區(qū)可以由硅形成，有源區(qū)的形狀可以是柱形、管狀或條面形的。有源區(qū)可以由單晶硅、多晶硅形成。有源區(qū)可以由隨后變換為多晶硅的無定形硅形成。存儲串相對于平面襯底而垂直，包括控制柵極、第一絕緣層、電荷存儲層、第二絕緣層和有源區(qū)。存儲串具有第一側(cè)和第二側(cè)。用于電荷存儲的絕緣層包括氮化硅或氧氮化硅，其中氮的含量比氧的含量多得多。第一絕緣層放置在有源區(qū)與電荷存儲層之間。第一絕緣層可以包括二氧化硅、或包括二氧化硅、氧氮化硅和氮化硅中任意材料的多個薄(5-150 埃)層。第二絕緣層可以放置在電荷存儲層與控制柵極之間。第二絕緣層可以是二氧化硅、高k材料、氧化鋁中的任意材料或者它們的組合。導(dǎo)電圖案，例如GSL、WL1-WL4、SSL，彼此分隔開來，中間夾有柵極間(inter-gate) 絕緣層111-116。例如，可以順序地堆疊接地選擇線GSL、第一柵極間絕緣層111、第一字線 WL1、第二柵極間絕緣層112、第二字線WL2、第三柵極間絕緣層113、第三字線WL3、第四柵極間絕緣層114、第四字線WL4、第五柵極間絕緣層115和串選擇線SSL。接地選擇絕緣層110放置在凹入部A的底表面103、第一和第二側(cè)壁105和106以及接地選擇線GSL之間。串選擇絕緣層116可以放置在串選擇線SSL上。絕緣層110-115 包括在凹入部A的底表面103上方的底部分、以及從底部分開始在第一側(cè)壁105和第二側(cè) 壁106上延伸的側(cè)壁部分。導(dǎo)電圖案GSL、WL1_WL4、SSL包括放置在凹入部A的底表面103上方的底部分BP。底部分BP可以平行于底表面103。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括朝上傾斜的部分。朝上傾斜的部分可以包括接觸傾斜部CT，接觸傾斜部CT從底部分BP的一端開始在第一側(cè)壁105和第二側(cè)壁106之一上延伸。其中放置了導(dǎo)電圖案中任一圖案的傾斜部的接觸區(qū)可以不同于其中放置了與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的傾斜部的接觸區(qū)。例如，在接地選擇線GSL接觸傾斜部CT放置在第一接觸區(qū)CRl中的情況下，與接地選擇線GSL相鄰的第一字線WL 1的接觸傾斜部CT可以放置在第二接觸區(qū)CR2中。接觸傾斜部CT的延長線可以與底表面103交叉。例如，延長線可以直角與底表面 103交叉。在本發(fā)明的一個實施例中，接觸傾斜部CT的頂表面可以是與凸出部B的頂表面同平面的。傾斜部CT與底部分BP之間的角度可以是50到90度。導(dǎo)電圖案GSL、WL1-WL4、SSL也可以包括偽傾斜部DCT，其從底表面103上的底部分BP的另一端開始，在第一側(cè)壁105和第二側(cè)壁106中另一側(cè)壁上延伸。其中放置了導(dǎo)電圖案GSL、WL1-WL4、SSL中任一圖案的偽傾斜部的接觸區(qū)可以不同于其中放置了與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的偽傾斜部的接觸區(qū)。例如，在串選擇線SSL的偽傾斜部 DCT放置在第一接觸區(qū)CRl中的情況下，與串選擇線SSL相鄰的第四字線WL4的偽傾斜部 DCT可以放置在第二接觸區(qū)CR2中。導(dǎo)電圖案GSL、WL1-WL4、SSL中每一個均可以包括一個接觸傾斜部CT和一個偽傾斜部DCT。在導(dǎo)電圖案GSL、WL1-WL4、SSL之一中，偽傾斜部DCT的長度可以比接觸傾斜部 CT的長度短。接觸傾斜部CT可以放置在彼此相鄰的偽傾斜部DCT之間。與偽傾斜部DCT 之一相鄰的接觸傾斜部CT可以它們之間插入的絕緣層的側(cè)壁而彼此分隔開來。換言之，字線的某一組與存儲串的第一側(cè)的導(dǎo)線連接，字線的某一組與存儲串的第二側(cè)的導(dǎo)線連接，從而獲得了更多的用于互連的接觸余量。偽絕緣層圖案124可以放置在偽傾斜部DCT上。偽絕緣層圖案124的頂表面可以是與凸出部B的頂表面同平面的。偽絕緣層圖案124的頂表面可以是與串選擇絕緣層116 的頂表面同平面的。偽絕緣層圖案124的側(cè)壁可以是與偽傾斜部DCT的側(cè)壁同平面的。偽絕緣層圖案124可以包括與絕緣層110-116的材料相同的材料?？梢苑謩e在字線WL1-WL4的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是字線接觸插塞CP。字線WL1-WL4可以分別與字線接觸插塞CP電連接。字線接觸插塞CP的寬度可以比字線WL1-WL4的接觸傾斜部CT的頂表面的寬度大。字線接觸插塞CP的寬度可以比與字線WL1-WL4的接觸傾斜部CT相鄰的偽傾斜部DCT之間的寬度大。字線接觸插塞CP 可以穿透第一層間絕緣層160。第一導(dǎo)線MLl可以放置在字線接觸插塞CP和第一層間絕緣層160上。字線接觸插塞CP可以與第一導(dǎo)線MLl電連接。第一導(dǎo)線MLl中的一些可以沿著第一方向延伸。其他第一導(dǎo)線MLl可以沿著與第一方向相反的第二方向延伸。例如，與襯底101上方導(dǎo)電圖案的奇數(shù)層處放置的字線WL2、WL4連接的第一導(dǎo)線MLl可以沿著第一方向延伸，與襯底101上方導(dǎo)電圖案的偶數(shù)層處放置的字線WL1、WL3連接的第一導(dǎo)線MLl可以沿著第二方向延伸。第一方向可以是從I’到I的方向。第一導(dǎo)線MLl可以通過字線接觸插塞CP與字線WL1-WL4電連接。備選地，第一導(dǎo)線MLl可以與字線WL1-WL4直接連接。可以放置覆蓋第一導(dǎo)線MLl的第二層間絕緣層170。第一和第二層間絕緣層160和170可以包括相同材料?？梢栽诮拥剡x擇線GSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是接地選擇接觸插塞GCP。接地選擇線GSL可以與接地選擇接觸插塞GCP電連接。接地選擇接觸插塞GCP的寬度可以比接地選擇線GSL的接觸傾斜部CT的頂表面的寬度大。接地選擇接觸插塞GCP可以穿透第一層間絕緣層160。可以在接地選擇接觸插塞GCP和第一層間絕緣層160上放置第二導(dǎo)線ML2。接地選擇接觸插塞GCP可以與第二導(dǎo)線ML2電連接。第二導(dǎo) 線ML2可以沿著第一方向延伸。第二導(dǎo)線ML2可以通過接地選擇接觸插塞GCP與接地選擇線GSL電連接。備選地，接地選擇線GSL可以與第二導(dǎo)線ML2直接連接。第二層間絕緣層 170可以覆蓋第二導(dǎo)線ML2?？梢栽诖x擇線SSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是串選擇接觸插塞SCP。串選擇線SSL可以與串選擇接觸插塞SCP電連接。串選擇接觸插塞SCP的寬度可以比串選擇線SSL的接觸傾斜部CT的頂表面的寬度大。串選擇接觸插塞SCP可以穿透第一層間絕緣層160和第二層間絕緣層170?？梢栽诖x擇接觸插塞SCP和第二層間絕緣層170上放置第三導(dǎo)線ML3。串選擇接觸插塞SCP可以與第三導(dǎo)線ML3電連接。第三導(dǎo)線ML3可以沿著第二方向延伸。參照圖1B，多條串選擇線SSL可以放置在凹入部中。彼此相鄰的串選擇線SSL的第三導(dǎo)線ML3可以沿不同方向延伸。在本發(fā)明另一實施例中，可以在接觸焊盤和接觸傾斜部CT之間插入導(dǎo)電焊盤。導(dǎo)線ML1-ML3可以沿第一和第二方向分離地延伸，它們之間夾有單元陣列區(qū)CAR。例如，與導(dǎo)電圖案GSL、WL2、WL4(其接觸傾斜部CT放置在第一接觸區(qū)CRl中)連接的導(dǎo)線 MLl、ML2可以沿第一方向延伸，與導(dǎo)電圖案WLl、WL3、SSL (其接觸傾斜部CT放置在第二接觸區(qū)CR2中)連接的導(dǎo)線ML2、ML3可以沿第二方向延伸。在本發(fā)明一個實施例中，可以放置從凹入部A的底表面103開始向上延伸的有源 ΕΑΡ。有源區(qū)AP相對于襯底101垂直地延伸，穿過導(dǎo)電圖案GSL、WL1-WL4、SSL，以使有源區(qū)AP的一端可以與公共源極區(qū)電連接?？梢栽谟性磪^(qū)AP的另一端放置漏極區(qū)D。漏極區(qū) D可以是摻雜有高濃度摻雜劑的區(qū)域。例如，有源區(qū)AP可以是η摻雜型的?？梢栽谟性磪^(qū)AP的漏極區(qū)D上放置位線接觸插塞BLCP。位線接觸插塞BLCP可以與漏極區(qū)D電連接，并穿透第一層間絕緣層160。位線BL可以放置在位線接觸插塞BLCP 上。位線BL可以通過位線接觸插塞BLCP與有源區(qū)AP的漏極區(qū)D連接?；蛘撸痪€BL也可以與漏極區(qū)D直接連接。位線BL可以沿著與第一和第二方向交叉的第三方向。第三方向可以直角與第一和第二方向交叉。位線BL可以與串選擇線SSL交叉?？梢栽谟性磪^(qū)AP的側(cè)壁與導(dǎo)電圖案GSL、WL1-WL4、SSL之間放置信息存儲層132。該信息存儲層132可以采用穿透導(dǎo)電圖案GSL、WL1-WL4、SSL的圓筒類型來設(shè)置。可以將信息存儲層132設(shè)置為圍繞有源區(qū)AP。信息存儲層132可以放置在有源區(qū)AP的側(cè)壁、導(dǎo)電圖案 GSL、WL1-WL4、SSL 與絕緣層 110-116 之間。將具體描述根據(jù)本發(fā)明構(gòu)思第一實施例的有源區(qū)、信息存儲層和導(dǎo)電圖案。圖3 是用于說明根據(jù)本發(fā)明構(gòu)思第一實施例的信息存儲層的視圖。參照圖3，信息存儲層132可以包括隧道絕緣層136、電荷存儲層135和阻擋層 134。參照圖IA和1B，在單元陣列部分的一個邊緣外部延伸的互連電連接至一側(cè)的字線的接觸傾斜部，而在單元陣列部分的另一個邊緣外部延伸的另一互連電連接至另一側(cè)的字線的接觸傾斜部。根據(jù)圖1A，所有SSL都連接至任一側(cè)的互連，而對于圖1B，一些SSL連接至一側(cè)的互連，一些SSL連接至另一側(cè)的互連。可以交替地選擇字線。即，從串的底部到頂部方向上奇數(shù)編號的字線，例如第一、第三、第五字線，與串的一側(cè)的互連連接，而偶數(shù)編號的字線，例如第二、第四、第六字線與串的另一側(cè)的互連連接。隧道絕緣層136可以覆蓋有源區(qū)AP的側(cè)壁。隧道絕緣層136可以具有單層結(jié)構(gòu) 或多層結(jié)構(gòu)。隧道絕緣層136可以包括從包括如下的組中選擇的至少一種氧氮化硅層、氮
化硅層、二氧化硅層和金屬氧化物層。電荷存儲層135可以覆蓋隧道絕緣層136。電荷存儲層135可以通過隧道絕緣層 136與有源區(qū)AP分隔開來。電荷存儲層135可以包括可以存儲電荷的電荷捕獲位置。例如，電荷存儲層135可以包括選自如下組中的至少一種氮化硅層、金屬氮化物層、金屬氧氮化物層、金屬二氧化硅層、金屬氧氮化硅層和納米點(nanodot)。阻擋層134可以放置在電荷存儲層135與導(dǎo)電圖案GSL、WL1-WL4、SSL之間。阻擋層134可以放置在電荷存儲層135與絕緣層110-116之間。阻擋層134可以覆蓋電荷存儲層135。阻擋層134可以包括選自如下組中的至少一種二氧化硅層、氮化硅層、氧氮化硅層以及高k電介質(zhì)。高k絕緣層可以包括鉿(Hf)、鋯(Zr)、鋁(Al)、鉭(Ta)、鑭(La)、鈰 (Ce)、鐠(Pr)或類似物。阻擋層134的介電常數(shù)可以比隧道絕緣層136的介電常數(shù)高。下面描述本發(fā)明構(gòu)思的第一實施例的修改示例。圖2B是沿圖1的線1-1’獲得的剖面圖，用于說明本發(fā)明構(gòu)思的第一實施例的修改示例。參照圖1和2B，提供襯底100?？梢栽谝r底100中放置公共源極區(qū)。襯底100可以包括凹入部A。凹入部A可以包括底表面103、以及彼此面對的第一和第二側(cè)壁105、106。襯底100可以包括從第一和第二側(cè)壁105、106開始延伸的凸出部B。凸出部B可以由襯底 100上的絕緣層104定義。存儲單元可以放置在凹入部A中。凹入部A可以包括與第一側(cè)壁105相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁105相鄰的第二接觸區(qū)CR2。存儲單元可以是參照圖2A說明的存儲單元。描述根據(jù)本發(fā)明構(gòu)思的第一實施例的另一修改示例的半導(dǎo)體器件。圖2C是沿圖 IA和IB的線1-1’獲得的剖面圖，用于示出本發(fā)明構(gòu)思的第一實施例的另一修改示例。參照圖1A、1B和2C，提供了襯底101?？梢栽谝r底101中放置公共源極區(qū)。襯底 101可以包括凹入部A。凹入部A可以包括底表面103、以及彼此面對的第一和第二側(cè)壁 105、106。第一和第二側(cè)壁105、106中任一個可以向凹入部A的底表面103傾斜。例如，第一側(cè)壁105和第二側(cè)壁106可以具有相對于底表面103的角度，該角度是50到90度。第一側(cè)壁105相對于底表面103的斜率可以等于第二側(cè)壁106相對于底表面103的斜率。備選地，第一側(cè)壁105相對于底表面103的斜率可以不同于第二側(cè)壁106相對于底表面103 的斜率。襯底101可以包括從第一和第二側(cè)壁105、106開始延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面平行。襯底101的凹入部A和凸出部B可以通過蝕刻工藝來定義。備選地，如參照圖2B所述，凸出部B可以由襯底100上的絕緣層104定義。存儲單元可以放置在凹入部A中?，F(xiàn)在描述存儲單元。存儲單元可以是參照圖2A 說明的存儲單元。凹入部A可以包括與第一側(cè)壁105相鄰的第一接觸區(qū)CR1、以及與第二側(cè) 壁105相鄰的第二接觸區(qū)CR2。導(dǎo)電圖案GSL、WL1-WL4、SSL中任一種的接觸傾斜部CT和偽傾斜部DCT可以具有相對于底部分BP的斜坡。在與其中放置有接觸傾斜部CT的接觸區(qū)相鄰的側(cè)壁與底表面103之間的角度可以等于在接觸傾斜部CT與底部分BP之間的角度。例如，對于第一字線WL1，接觸傾斜部CT 相對于底部分BP的斜率可以等于第二側(cè)壁106相對于底表面103的斜率。當(dāng)?shù)谝粋?cè)壁105 和第二側(cè)壁106相對于底表面103的斜率彼此不同時，在任何一種導(dǎo)電圖案中，接觸傾斜部相對于底部分BP的斜率可以不同于偽傾斜部DCT相對于底部分BP的斜率。圖Ia示出了存儲器件，其中該存儲器件包括分配給單元陣列的至少兩個行解碼器，所有串選擇線(SSL)與一個行解碼器連接，圖IB示出了存儲器件，其中偶數(shù)串選擇線連接至一個行解碼器，奇數(shù)串選擇線連接至另一個行解碼器?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第二實施例的半導(dǎo)體器件。圖4A和4B是用于說明根據(jù) 本發(fā)明構(gòu)思第二實施例的半導(dǎo)體器件的平面圖，圖5A是沿圖4A和4B的線11-11’獲得的剖面圖。參照圖4A、4B和5A，提供了襯底201。襯底201可以是基于半導(dǎo)體的襯底。襯底 201可以包括摻雜的阱。該阱可以包括第一導(dǎo)電類型的摻雜劑?？梢栽谝r底201上放置公共源極區(qū)202。公共源極區(qū)202可以采用盤形式放置在襯底201的單元區(qū)中。公共源極區(qū) 202可以包括高濃度摻雜劑。公共源極區(qū)202中包括的摻雜劑可以具有第二導(dǎo)電類型，第二導(dǎo)電類型不同于阱中包括的摻雜劑的導(dǎo)電類型。例如，在阱包括P型摻雜劑時，公共源極區(qū) 202可以包括高濃度的η型摻雜劑。襯底201可以包括凹入部Α。凹入部A可以包括底表面203、以及彼此面對的第一和第二側(cè)壁205、206。襯底201可以包括從第一和第二側(cè)壁205、206開始延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面平行?？梢酝ㄟ^蝕刻半導(dǎo)體襯底中對應(yīng)于凹入部A的一部分，并保留半導(dǎo)體襯底中對應(yīng)于凸出部B的一部分，來形成凹入部A和凸出部B。在這種情況下，襯底201可以是一體的襯底。存儲單元可以放置在凹入部A中。凹入部A可以包括與第一側(cè)壁205相鄰的第一接觸區(qū)CRl、以及與第二側(cè)壁2065 相鄰的第二接觸區(qū)CR2。單元陣列區(qū)CAR可以放置在第一接觸區(qū)CRl與第二接觸區(qū)CR2之間。第一接觸區(qū)CRl與第二接觸區(qū)CR2可以彼此分隔開來，之間夾有單元陣列區(qū)CAR。導(dǎo)電圖案GSL、WL1_WL4、SSL彼此分隔開來，可以放置在襯底201上。導(dǎo)電圖案 GSL、WL1-WL4、SSL可以包括接地選擇線GSL、字線WL1-WL4、以及串選擇線SSL，這些導(dǎo)電圖案順序地堆疊在襯底201的凹入部A上。導(dǎo)電圖案GSL、WL1-WL4、SSL可以彼此分隔開來，之間夾有柵極間絕緣層210-214。例如，可以順序地堆疊接地選擇線GSL、第一柵極間絕緣層210、第一字線WL1、第二柵極間絕緣層211、第二字線WL2、第三柵極間絕緣層212、第三字線WL3、第四柵極間絕緣層213、第四字線WL4、第五柵極間絕緣層214和串選擇線SSL。絕緣層210-214可以包括襯底201的凹入部A的底表面203上方的底部分、以及從底部分開始延伸過第一側(cè)壁205和第二側(cè)壁206的側(cè)壁部分?？梢栽诖x擇線SSL上放置串選擇絕緣層215。導(dǎo)電圖案GSL、WL1-WL4、SSL可以具有沿第一方向延伸的線形式。第一方向可以是線11-11’的方向。即，本實施例的存儲器件是如下器件包括針對χ切割的溝槽，從而分離單元陣列存儲器中的字線盤。實質(zhì)上相同水平上的分離的字線彼此電連接，作為一個字線盤。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括在凹入部A的底表面203上方放置的底部分 BP。隨著底部分BP逐漸遠離襯底201的凹入部A，底部分BP的長度可以縮短。底部分BP 可以與底表面203平行。底部分BP可以與凸出部B的頂表面平行。
導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括從底部分BP的一端開始在第一側(cè)壁205和第二側(cè)壁206之一上延伸的接觸傾斜部CT。其中放置有任何一種導(dǎo)電圖案的接觸傾斜部的接觸區(qū)可以不同于其中放置有與所述任一圖案相鄰的另一導(dǎo)電圖案的接觸傾斜部的接觸區(qū)。例如，在接地選擇線GSL的接觸傾斜部CT放置在第一接觸區(qū)CRl中的情況下，與接地選擇線GSL相鄰的第一字線WLl的接觸傾斜部CT可以放置在第二接觸區(qū)CR2中。接觸傾斜部CT的延長線可以與底表面203交叉。例如，延長線可以直角與底表面 103交叉。隨著接觸傾斜部CT遠離凹入部A，接觸傾斜部CT的長度可以減小。接觸傾斜部 CT的頂表面可以是與凸出部B的頂表面同平面的。接觸傾斜部CT與底部分BP之間的角度可以是90度。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括偽傾斜部DCT，其從底表面203上的底部分 BP的另一端開始，在第一側(cè)壁205和第二側(cè)壁206中的另一側(cè)壁上延伸。其中放置了導(dǎo)電圖案GSL、WL1-WL4、SSL中任一圖案的偽傾斜部的接觸區(qū)可以不同于其中放置了與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的偽傾斜部的接觸區(qū)。例如，在串選擇線SSL的偽傾斜部 DCT放置在第一接觸區(qū)CRl中的情況下，與串選擇線SSL相鄰的第四字線WL4的偽傾斜部 DCT可以放置在第二接觸區(qū)CR2中。導(dǎo)電圖案GSL、WL1-WL4、SSL中每一個均可以包括一個接觸傾斜部CT和一個偽傾斜部DCT。在導(dǎo)電圖案GSL、WL1-WL4、SSL之一中，偽傾斜部DCT的長度可以比接觸傾斜部 CT的長度短。接觸傾斜部CT可以放置在彼此相鄰的偽傾斜部DCT之間。與偽傾斜部DCT 之一相鄰的接觸傾斜部CT可以它們之間插入的絕緣層的側(cè)壁而彼此分隔開來。偽絕緣層圖案264可以放置在偽傾斜部DCT上。偽絕緣層圖案264的頂表面可以是與凸出部B的頂表面同平面的。偽絕緣層圖案264的頂表面可以是與串選擇絕緣層215 的頂表面同平面的。偽絕緣層圖案264的側(cè)壁可以是與偽傾斜部DCT的側(cè)壁同平面的。偽絕緣層圖案264可以包括與絕緣層210-215的材料相同的材料?？梢苑謩e在字線WL1-WL4的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是字線接觸插塞CP。字線WL1-WL4可以分別與字線接觸插塞CP電連接。字線接觸插塞CP的寬度可以比字線WL1-WL4的接觸傾斜部CT的頂表面的寬度大。字線接觸插塞CP的寬度可以比與字線WL1-WL4的接觸傾斜部CT相鄰的偽傾斜部DCT之間的寬度大。字線接觸插塞可以穿透第一層間絕緣層280。第一導(dǎo)線MLl可以放置在字線接觸插塞CP和第一層間絕緣層280上。字線接觸插塞CP可以與第一導(dǎo)線MLl電連接。第一導(dǎo)線MLl可以沿與第一方向交叉的第二方向延伸。第一導(dǎo)線MLl可以通過字線接觸插塞CP與字線WL1-WL4電連接。或者，第一導(dǎo)線MLl可以與字線WL1-WL4直接連接。可以放置覆蓋第一導(dǎo)線MLl的第二層間絕緣層290。第一和第二層間絕緣層280和290可以包括相同材料?？梢栽诮拥剡x擇線GSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是接地選擇接觸插塞GCP。接地選擇線GSL可以與接地選擇接觸插塞GCP電連接。接地選擇接觸插塞GCP的寬度可以比接地選擇線GSL的接觸傾斜部CT的頂表面的寬度大。接地選擇接觸插塞GCP可以穿透第一層間絕緣層280?？梢栽诮拥剡x擇接觸插塞GCP和第一層間絕緣層280上放置第二導(dǎo)線ML2。接地選擇接觸插塞GCP可以與第二導(dǎo)線ML2電連接。第二導(dǎo) 線ML2可以沿著第二方向延伸。第二導(dǎo)線ML2可以通過接地選擇接觸插塞GCP與接地選擇線GSL電連接?；蛘撸拥剡x擇線GSL可以與第二導(dǎo)線ML2直接連接。第二層間絕緣層290可以覆蓋第二導(dǎo)線ML2?？梢栽诖x擇線SSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是串選擇接觸插塞SCP。串選擇線SSL可以與串選擇接觸插塞SCP電連接。串選擇接觸插塞SCP的寬度可以比串選擇線SSL的接觸傾斜部CT的頂表面的寬度大。串選擇接觸插塞SCP可以穿透第一層間絕緣層280和第二層間絕緣層290?？梢栽诖x擇接觸插塞SCP和第二層間絕緣層290上放置第三導(dǎo)線ML3。串選擇接觸插塞SCP可以與第三導(dǎo)線ML3電連接。第三導(dǎo)線ML3可以沿著第一方向延伸。參照圖4B，多條串選擇線SSL可以放置在凹入部中，彼此相鄰的串選擇線SSL的第三導(dǎo)線ML3可以沿不同方向延伸。可以在兩側(cè)分離地放置導(dǎo)線ML1、ML2，之間夾有單元陣列區(qū)CAR。與導(dǎo)電圖案GSL、 WL1-WL4中的一個導(dǎo)電圖案連接的導(dǎo)線可以放置在接觸區(qū)中，該接觸區(qū)可以不同于放置與所述一個導(dǎo)電圖案的相鄰導(dǎo)電圖案連接的導(dǎo)線。例如，與第一字線WLl連接的第一導(dǎo)線MLl 可以放置在第二接觸區(qū)CR2中，分別與第一字線WLl的相鄰的接地選擇線GSL和第二字線 WL2連接的第二導(dǎo)線ML2和第一導(dǎo)線MLl可以放置在第一接觸區(qū)CRl中?？梢苑胖脧陌既氩緼的底表面203開始向上延伸的有源區(qū)AP。有源區(qū)AP可以垂直于襯底201延伸。有源區(qū)AP可以穿透導(dǎo)電圖案GSL、WL1-WL4、SSL?；蛘?，有源區(qū)AP面對導(dǎo)電圖案GSL、WL1-WL4、SSL的側(cè)壁。有源區(qū)AP的一端可以與公共源極區(qū)202電連接。可以在有源區(qū)的另一端放置漏極區(qū)D。漏極區(qū)D可以是以高濃度摻雜劑摻雜的區(qū)域。有源區(qū)AP可以包括單晶半導(dǎo)體?？梢栽谟性磪^(qū)AP的漏極區(qū)D上放置位線接觸插塞BLCP。位線接觸插塞BLCP可以與漏極區(qū)D電連接，并穿透第一層間絕緣層280。位線BL可以放置在位線接觸插塞BLCP 上。位線BL可以通過位線接觸插塞BLCP與有源區(qū)AP的漏極區(qū)D連接。或者，位線BL也可以與漏極區(qū)D直接連接。位線BL可以沿著第二方向延伸。位線BL可以與第三導(dǎo)線ML3 交叉。可以在有源區(qū)AP的側(cè)壁與導(dǎo)電圖案GSL、WL1_WL4、SSL之間放置信息存儲層240。該信息存儲層240可以放置在導(dǎo)電圖案GSL、WL1-WL4、SSL與絕緣層210-215之間。下面具體描述根據(jù)本發(fā)明構(gòu)思第二實施例的有源區(qū)、信息存儲層和導(dǎo)電圖案。圖 6A是用于說明根據(jù)本發(fā)明構(gòu)思第二實施例的信息存儲層的圖。圖4a示出了存儲器件，其中該存儲器件包括分配給單元陣列的至少兩個行解碼器，所有串選擇線(SSL)與一個行解碼器連接，圖4b示出了存儲器件，其中偶數(shù)串選擇線連接至一個行解碼器，奇數(shù)串選擇線連接至另一個行解碼器。參照圖6A，信息存儲層240可以包括隧道絕緣層242、電荷存儲層244和阻擋層 246。隧道絕緣層242可以覆蓋有源區(qū)AP的側(cè)壁。隧道絕緣層242可以具有單層結(jié)構(gòu) 或多層結(jié)構(gòu)。隧道絕緣層242可以包括從包括如下的組中選擇的至少一種氧氮化硅層、氮化硅層、二氧化硅層和金屬氧化物層。電荷存儲層244可以覆蓋隧道絕緣層242。電荷存儲層244可以通過隧道絕緣層 242與有源區(qū)AP分隔開來。電荷存儲層244可以包括可以存儲電荷的電荷捕獲位置。例如，電荷存儲層244可以包括選自如下組中的至少一種氮化硅層、金屬氮化物層、金屬氧氮化物層、金屬二氧化硅層、金屬氧氮化硅層和納米點。
阻擋層246可以放置在電荷存儲層244與導(dǎo)電圖案GSL、WL1-WL4、SSL之間。阻擋層246可以放置在電荷存儲層244與絕緣層210-215之間。阻擋層246可以覆蓋電荷存儲層244。阻擋層246可以包括選自如下組中的至少一種二氧化硅層、氮化硅層、氧氮化硅層以及高k絕緣層。高k絕緣層可以包括鉿(Hf)、鋯(&)、鋁(Al)、鉭(Ta)、鑭(La)、鈰 (Ce)、鐠(Pr)或類似物。阻擋層246的介電常數(shù)可以比隧道絕緣層242的介電常數(shù)高。下面描述本發(fā)明構(gòu)思第二實施例的修改示例。圖6B是用于說明根據(jù)本發(fā)明構(gòu)思第二實施例的修改示例的有源區(qū)的局部立體圖。參照圖6B，在導(dǎo)電圖案WL1、GSL與有源區(qū)AP之間放置參照圖6A描述的包括隧道絕緣層242、電荷存儲層244和阻擋層246的信息存儲層240。有源區(qū)AP可以面對導(dǎo)電圖案WLl、GSL的底部分BP的側(cè)壁。現(xiàn)在描述本發(fā)明構(gòu)思第二實施例的修改示例。圖5B是沿圖4A和4B的線11-11’ 獲得的剖面圖，用于說明本發(fā)明構(gòu)思第二實施例的修改示例。參照圖4和5B，提供了襯底200。可以在襯底200中放置公共源極區(qū)202。襯底200 可以包括凹入部A。凹入部A可以包括底表面203、以及彼此面對的第一和第二側(cè)壁205、 206。襯底200可以包括從第一和第二側(cè)壁205、206開始延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面203平行。凸出部B可以由襯底200上的絕緣層204定義。存儲單元可以放置在凹入部A中。凹入部A可以包括與第一側(cè)壁205相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁206相鄰的第二接觸區(qū)CR2。存儲單元可以是參照圖5A說明的存儲單元?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思的第二實施例的另一修改示例的半導(dǎo)體器件。圖5C是沿圖4的線11-11’獲得的剖面圖，用于示出本發(fā)明構(gòu)思的第二實施例的另一修改示例。參照圖4和5C，提供了襯底201。可以在襯底201中放置公共源極區(qū)202。襯底 201可以包括凹入部A。凹入部A可以包括底表面203、以及彼此面對的第一和第二側(cè)壁 205、206。第一和第二側(cè)壁205、206中任一個可以向凹入部A的底表面203傾斜。例如，第一側(cè)壁205和第二側(cè)壁206可以具有相對于底表面203的角度，該角度是50到90度。第一側(cè)壁205相對于底表面203的斜率可以等于第二側(cè)壁206相對于底表面203的斜率。備選地，第一側(cè)壁205相對于底表面203的斜率可以不同于第二側(cè)壁206相對于底表面203 的斜率。襯底201可以包括從第一和第二側(cè)壁205、206開始延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面203平行。襯底201的凹入部A和凸出部B可以通過蝕刻工藝來定義。備選地，如參照圖5B所述，凸出部B可以由襯底200上的絕緣層204定義。存儲單元可以放置在凹入部A中?，F(xiàn)在描述存儲單元。存儲單元可以是參照圖5A 說明的存儲單元。凹入部A可以包括與第一側(cè)壁205相鄰的第一接觸區(qū)CR1、以及與第二側(cè) 壁206相鄰的第二接觸區(qū)CR2。導(dǎo)電圖案GSL、WL 1-WL4、SSL中任一種的接觸傾斜部CT和偽傾斜部DCT可以具有相對于底部分BP的斜坡。在與其中放置有接觸傾斜部CT的接觸區(qū)相鄰的側(cè)壁與底表面203之間的角度可以等于在接觸傾斜部CT與底部分BP之間的角度。例如，對于第一字線WL1，接觸傾斜部CT 相對于底部分BP的斜率可以等于第二側(cè)壁206相對于底表面203的斜率。當(dāng)?shù)谝粋?cè)壁205 和第二側(cè)壁206相對于底表面203的斜率彼此不同時，在任何一種導(dǎo)電圖案中，接觸傾斜部相對于底部分BP的斜率可以不同于偽傾斜部DCT相對于底部分BP的斜率。
參照圖6A和6B，有源區(qū)可以由硅形成，有源區(qū)的形狀可以是柱形、管狀或條面形的。有源區(qū)可以由單晶硅、多晶硅形成。有源區(qū)可以由隨后變換成多晶硅的無定形硅形成。圖6B示出了條面形的垂直有源區(qū)。本發(fā)明的構(gòu)思不局限于該有源區(qū)形狀。因此，管狀或柱形的有源區(qū)可以應(yīng)用于圖1和4的存儲器件?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第三實施例的半導(dǎo)體器件。圖7是用于說明根據(jù)本發(fā)明構(gòu)思第三實施例的半導(dǎo)體器件的平面圖，圖8A是沿圖7的線III-III’獲得的剖面圖。參照圖7和8A，提供了襯底301。襯底301可以是基于半導(dǎo)體的襯底。襯底301可以包括阱，該阱可以包括第一導(dǎo)電類型的摻雜劑。公共源極區(qū)302可以放置在襯底301內(nèi)。公共源極區(qū)302可以放置成盤形式，在襯底301的單元區(qū)域內(nèi)。公共源極區(qū)302可以包括高濃度的摻雜劑。公共源極區(qū)302中包括的摻雜劑可以具有第二導(dǎo)電類型，這與阱中包括的摻雜劑的導(dǎo)電類型不同。例如，在阱包括P型摻雜劑的情況下，公共源極區(qū)302可以包括高濃度的η型摻雜劑。襯底301可以包括凹入部Α。凹入部A可以包括底表面303、以及第一側(cè)壁306。襯底301可以包括從第一側(cè)壁306延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面平行。可以通過將半導(dǎo)體襯底中對應(yīng)于凹入部A的部分蝕刻，而將半導(dǎo)體襯底中對應(yīng)于凸出部B的部分保留，來形成凹入部A和凸出部B。在這種情況下，襯底301可以是一體的襯底。襯底301可以包括單元區(qū)α和周邊電路區(qū)β。可以在單元區(qū)α中放置存儲單元。單元區(qū)α可以包括凹入部A和凸出部B。可以在周邊電路區(qū)β中放置周邊電路。周邊電路區(qū)β可以包括凸出部B?，F(xiàn)在描述襯底301的單元區(qū)α。導(dǎo)電圖案GSL、WL1-WL4、SSL彼此分隔開來，可以放置在襯底301的凹入部A中。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括接地選擇線GSL、字線WL1-WL4、以及串選擇線SSL，這些導(dǎo)電圖案順序地堆疊在襯底301的凹入部A上。導(dǎo)電圖案GSL、WL1-WL4、SSL可以彼此分隔開來，之間夾有柵極間絕緣層311-315。例如，可以順序地堆疊接地選擇線GSL、第一柵極間絕緣層311、第一字線WL1、第二柵極間絕緣層312、第二字線WL2、第三柵極間絕緣層 313、第三字線WL3、第四柵極間絕緣層314、第四字線WL4、第五柵極間絕緣層315和串選擇線 SSL?？梢栽谝r底301的凹入部A的底表面303、第一側(cè)壁306和接地選擇線GSL之間放置接地選擇絕緣層310?？梢栽诖x擇線SSL上放置串選擇絕緣層316。絕緣層310-315 可以包括在凹入部A的底表面303上方的底部分、以及從底部分開始在第一側(cè)壁306上延伸的側(cè)壁部分。導(dǎo)電圖案GSL、WL1_WL4、SSL可以包括在凹入部A的底表面303上方放置的底部分 BP。隨著底部分BP逐漸遠離襯底301的凹入部A，底部分BP的長度可以縮短。底部分BP 可以與底表面303平行。底部分BP可以與凸出部B的頂表面平行。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括從底部分BP的一端開始在第一側(cè)壁306上延伸的接觸傾斜部CT。接觸傾斜部CT的延長線可以與底表面303交叉。例如，延長線可以直角與底表面交叉。隨著接觸傾斜部CT遠離凹入部A，接觸傾斜部CT的長度可以減小。接觸傾斜部CT的頂表面可以是與凸出部B的頂表面同平面的。接觸傾斜部CT與底部分BP之間的角度可以是90度?？梢苑謩e在字線WL1-WL4的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是字線接觸插塞CP。字線WL1-WL4可以分別與字線接觸插塞CP電連接。字線接觸插塞可以穿透第一層間絕緣層360。第一導(dǎo)線MLl可以放置在字線接觸插塞CP和第一層間絕緣層360 上。第一導(dǎo)線MLl可以沿第一方向延伸。第一方向可以是III-III’方向。字線接觸插塞 CP可以與第一導(dǎo)線MLl電連接。第一導(dǎo)線MLl可以沿第一方向延伸。第一導(dǎo)線MLl可以通過字線接觸插塞CP與字線WL1-WL4電連接?；蛘?，第一導(dǎo)線MLl可以與字線WL1-WL4直接連接?？梢苑胖酶采w第一導(dǎo)線MLl的第二層間絕緣層370。第一和第二層間絕緣層360和 370可以包括相同材料?？梢栽诮拥剡x擇線GSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是接地選擇接觸插塞GCP。接地選擇線GSL可以與接地選擇接觸插塞GCP電連接?？梢栽诮拥剡x 擇接觸插塞GCP和第一層間絕緣層360上放置第二導(dǎo)線ML2。接地選擇接觸插塞GCP可以與第二導(dǎo)線ML2電連接。第二導(dǎo)線ML2可以沿著第一方向延伸。第二導(dǎo)線ML2可以通過接地選擇接觸插塞GCP與接地選擇線GSL電連接。并非如此，第二導(dǎo)線ML2可以與接地選擇線GSL直接連接。第二層間絕緣層370可以覆蓋第二導(dǎo)線ML2?？梢栽诖x擇線SSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是串選擇接觸插塞SCP。串選擇線SSL可以與串選擇接觸插塞SCP電連接。串選擇接觸插塞SCP可以穿透第一層間絕緣層360和第二層間絕緣層370。可以在串選擇接觸插塞SCP和第二層間絕緣層370上放置第三導(dǎo)線ML3。串選擇接觸插塞SCP可以與第三導(dǎo)線ML3電連接。第三導(dǎo)線ML3可以沿著第一方向延伸?？梢苑胖脧陌既氩緼的底表面303開始向上延伸的有源區(qū)AP。有源區(qū)AP可以垂直于襯底301延伸。有源區(qū)AP可以穿透導(dǎo)電圖案GSL、WL1-WL4、SSL,以使有源區(qū)AP的一端可以與公共源極區(qū)302電連接?？梢栽谟性磪^(qū)的另一端放置漏極區(qū)D。漏極區(qū)D可以是以高濃度摻雜劑摻雜的區(qū)域。有源區(qū)AP可以包括單晶半導(dǎo)體。可以在有源區(qū)AP的漏極區(qū)D上放置位線接觸插塞BLCP。位線接觸插塞BLCP可以與漏極區(qū)D電連接，并穿透第一層間絕緣層360。位線BL可以放置在位線接觸插塞BLCP 上。位線BL可以通過位線接觸插塞BLCP與有源區(qū)AP的漏極區(qū)D連接。或者，位線BL也可以與漏極區(qū)D直接連接。位線BL可以沿著與第一方向交叉的第二方向延伸。位線BL可以與第三導(dǎo)線ML3交叉。可以在有源區(qū)AP的側(cè)壁與導(dǎo)電圖案GSL、WL1_WL4、SSL之間放置信息存儲層332。該信息存儲層332可以采用圓筒類型提供，穿透導(dǎo)電圖案GSL、WL1-WL4、SSL0信息存儲層 332可以設(shè)置為圍繞有源區(qū)AP。信息存儲層332可以放置在有源區(qū)AP的側(cè)部、導(dǎo)電圖案 GSL、WL1-WL4、SSL 與絕緣層 310-316 之間。根據(jù)本發(fā)明構(gòu)思第三實施例的信息存儲層332可以是參照圖3描述的信息存儲層?，F(xiàn)在描述襯底301的周邊電路區(qū)β?？梢栽谥苓呺娐穮^(qū)β的凸出部B的頂表面上放置周邊電路?？梢栽谕钩霾緽的頂表面上放置柵極絕緣層354。柵極絕緣層354可以包括二氧化硅層。柵極絕緣層354可以包括通過對凸出部B的頂表面進行熱氧化而形成的部分?？梢栽跂艠O絕緣層354上放置
21柵極電極356。柵極電極356可以包括選自如下組中的一種摻雜的多晶硅、金屬和金屬硅化物?？梢栽跂艠O電極356的兩個側(cè)壁上放置間隔部358。可以在柵極電極356的兩側(cè)的凸出部B中放置源極和漏極區(qū)353。源極和漏極區(qū)353可以是以高濃度摻雜劑摻雜的區(qū)域。可以在柵極電極356以及源極和漏極區(qū)353上放置周邊電路接觸插塞PCP，該周邊電路接觸插塞PCP穿透第一層間絕緣層360?？梢栽谥苓呺娐方佑|插塞PCP上放置第四導(dǎo)線ML4。可以在第四導(dǎo)線ML4上放置第二層間絕緣層370?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第三實施例的修改示例。圖8B是沿圖7的線III-III’ 獲得的剖面圖，用于說明本發(fā)明構(gòu)思第三實施例的修改示例。參照圖7和8B，提供了襯底300?？梢栽谝r底300中放置公共源極區(qū)302。襯底 300可以包括凹入部A。凹入部A可以包括底表面303、以及第一側(cè)壁306。襯底300可以包括從第一側(cè)壁306延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面303平行。凸出部B可以由襯底300上的絕緣層304定義。襯底300可以包括單元區(qū)α和周邊電路區(qū)β。可以在單元區(qū)α中放置存儲單元?？梢栽谥苓呺娐穮^(qū)β中放置周邊電路?，F(xiàn)在描述襯底300的單元區(qū)α。在襯底300的單元區(qū)α中，可以放置參照圖8Α 描述的存儲單元。現(xiàn)在描述襯底300的周邊電路區(qū)β。可以在周邊電路區(qū)β的凸出部B的頂表面上放置周邊電路?？梢栽诮^緣層304 的頂表面上放置半導(dǎo)體層352。半導(dǎo)體層352可以包括半導(dǎo)體材料，包括多晶硅、晶體硅和單晶硅?？梢栽诎雽?dǎo)體層352上放置柵極絕緣層354。柵極絕緣層354可以包括二氧化硅層。柵極絕緣層354可以包括通過對半導(dǎo)體層352進行熱氧化而形成的部分?？梢栽跂艠O 絕緣層354上放置柵極電極356。柵極電極356可以包括選自如下組中的一種摻雜的多晶硅、金屬和金屬硅化物?？梢栽跂艠O電極356的兩個側(cè)壁上放置間隔部358?？梢栽跂艠O 電極356的兩側(cè)的半導(dǎo)體層352中放置源極和漏極區(qū)353。源極和漏極區(qū)353可以是以高濃度摻雜劑摻雜的區(qū)域。可以在柵極電極356以及源極和漏極區(qū)353上放置周邊電路接觸插塞PCP，該周邊電路接觸插塞PCP穿透第一層間絕緣層360?？梢栽谥苓呺娐方佑|插塞PCP上放置第四導(dǎo) 線ML4?？梢栽诘谒膶?dǎo)線ML4上放置第二層間絕緣層370?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第三實施例的另一修改示例。圖8C是沿圖7的線 IH-Iir獲得的剖面圖，用于說明本發(fā)明構(gòu)思第三實施例的另一修改示例。參照圖7和8C，提供了襯底301?？梢栽谝r底301中放置公共源極區(qū)302。襯底 301可以包括凹入部Α。凹入部A可以包括底表面303、以及第一側(cè)壁306。第一側(cè)壁306 可以向著凹入部A的底表面303傾斜。例如，第一側(cè)壁306可以具有相對于底表面303的在50到90度范圍中的角度。襯底301可以包括從第一側(cè)壁306延伸的凸出部B。凸出部 B的頂表面可以與凹入部A的底表面303平行?？梢酝ㄟ^蝕刻工藝來定義襯底301的凹入部A和凸出部B。備選地，如參照圖8Β描述的，凸出部B可以由襯底300上的絕緣層304定義。襯底301可以包括單元區(qū)α和周邊電路區(qū)β?？梢栽趩卧獏^(qū)α中放置存儲單元?？梢栽谥苓呺娐穮^(qū)β中放置周邊電路。
現(xiàn)在描述襯底301的單元區(qū)α。在單元區(qū)α的凹入部A中，可以放置參照圖8Α 描述的存儲單元。導(dǎo)電圖案GSL、WL1-WL4、SSL的接觸傾斜部CT可以具有相對于底表面303 的斜坡。導(dǎo)電圖案GSL、WL1-WL4、SSL的接觸傾斜部CT與底表面303之間的角度可以等于第一側(cè)壁306與底表面303之間的角度?，F(xiàn)在描述襯底301的周邊電路區(qū)β。在襯底301的周邊電路區(qū)β中，可以放置參照圖8Α描述的周邊電路。備選地，如上所述，在襯底是參照圖8Β描述的襯底的情況下，可以添加半導(dǎo)體層352?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第四實施例的半導(dǎo)體器件。圖9是用于說明根據(jù)本發(fā)明構(gòu)思第四實施例的半導(dǎo)體器件的平面圖，圖IOA是沿圖9的線IV-IV’獲得的剖面圖。參照圖9和10Α，提供了襯底401。襯底401可以是基于半導(dǎo)體的襯底。襯底401 可以包括阱。該阱可以包括第一導(dǎo)電類型的摻雜劑?？梢栽谝r底401上放置公共源極區(qū) 402。公共源極區(qū)402可以采用盤形式放置在襯底401的單元區(qū)中。公共源極區(qū)402可以包括高濃度摻雜劑。公共源極區(qū)402中包括的摻雜劑可以具有第二導(dǎo)電類型，第二導(dǎo)電類型不同于阱中包括的摻雜劑的導(dǎo)電類型。例如，在阱包括P型摻雜劑的情況下，公共源極區(qū) 402可以包括高濃度的η型摻雜劑。襯底401可以包括凹入部Α。凹入部A可以包括底表面403、以及第一側(cè)壁406。襯底401可以包括從第一側(cè)壁406開始延伸的凸出部B。凸出部B的頂表面可以與凹入部 A的底表面平行。可以通過蝕刻半導(dǎo)體襯底中對應(yīng)于凹入部A的一部分，并保留半導(dǎo)體襯底中對應(yīng)于凸出部B的一部分，來形成凹入部A和凸出部B。在這種情況下，襯底401可以是一體的襯底。襯底401可以包括單元區(qū)α和周邊電路區(qū)β。可以在單元區(qū)α中放置存儲單元。單元區(qū)α可以包括凹入部A和凸出部B。可以在周邊電路區(qū)β中放置周邊電路。周邊電路區(qū)β可以包括凸出部B?，F(xiàn)在描述襯底401的單元區(qū)α。導(dǎo)電圖案GSL、WL1_WL4、SSL彼此分隔開來，可以放置在襯底401的單元區(qū)α的凹入部A上。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括接地選擇線GSL、字線WL1-WL4、以及串選擇線SSL，這些導(dǎo)電圖案順序地堆疊在襯底401的凹入部 A上。導(dǎo)電圖案GSL、WL1-WL4、SSL可以彼此分隔開來，之間夾有柵極間絕緣層410-414。例如，可以順序地堆疊接地選擇線GSL、第一柵極間絕緣層410、第一字線WL1、第二柵極間絕緣層411、第二字線WL2、第三柵極間絕緣層412、第三字線WL3、第四柵極間絕緣層413、第四字線WL4、第五柵極間絕緣層414和串選擇線SSL。可以在串選擇線SSL上放置串選擇絕緣層415。絕緣層410-414可以包括在凹入部A的底表面403上方的底部分、以及從底部分開始在第一側(cè)壁406上延伸的側(cè)壁部分。導(dǎo) 電圖案GSL、WL1-WL4、SSL可以具有沿第一方向延伸的線形式。第一方向可以是線IV-IV’ 的方向。導(dǎo)電圖案GSL、WL1_WL4、SSL可以包括在凹入部A的底表面403上方放置的底部分 BP。隨著底部分BP逐漸遠離襯底401的凹入部A，底部分BP的長度可以縮短。底部分BP 可以與底表面403平行。底部分BP可以與凸出部B的頂表面平行。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括從底部分BP的一端開始在第一側(cè)壁406上延伸的接觸傾斜部CT。接觸傾斜部CT的延長線可以與底表面403交叉。例如，延長線可以直角與底表面交叉。隨著接觸傾斜部CT遠離凹入部A，接觸傾斜部CT的長度可以減小。接觸傾斜部CT的頂表面可以是與凸出部B的頂表面同平面的。接觸傾斜部CT與底部分BP 之間的角度可以是90度?？梢苑謩e在字線WL1-WL4的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是字線接觸插塞CP。字線WL1-WL4可以分別與字線接觸插塞CP電連接。字線接觸插塞可以穿透第一層間絕緣層480?？梢栽谧志€接觸插塞CP和第一層間絕緣層480上放置第一導(dǎo)線 MLl0字線接觸插塞CP可以與第一導(dǎo)線MLl電連接。第一導(dǎo)線MLl可以沿與第一方向交叉的第二方向延伸。第一導(dǎo)線MLl可以通過字線接觸插塞CP與字線WL1-WL4電連接?；蛘?，第一導(dǎo)線MLl可以與字線WL1-WL4直接連接。可以放置覆蓋第一導(dǎo)線MLl的第二層間絕緣層490。第一和第二層間絕緣層480和490可以包括相同材料。可以在接地選擇線GSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是接地選擇接觸插塞GCP。接地選擇線GSL可以與接地選擇接觸插塞GCP電連接。接地選擇接觸插塞GCP可以穿透第一層間絕緣層480?？梢栽诮拥剡x擇接觸插塞GCP和第一層間絕緣層 480上放置第二導(dǎo)線ML2。接地選擇接觸插塞GCP可以與第二導(dǎo)線ML2電連接。第二導(dǎo)線 ML2可以沿著第二方向延伸。第二導(dǎo)線ML2可以通過接地選擇接觸插塞GCP與接地選擇線 GSL電連接。或者，第二導(dǎo)線ML2可以與接地選擇線GSL直接連接。第二層間絕緣層490可以覆蓋第二導(dǎo)線ML2?？梢栽诖x擇線SSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是串選擇接觸插塞SCP。串選擇線SSL可以與串選擇接觸插塞SCP電連接。串選擇接觸插塞SCP可以穿透第一層間絕緣層480和第二層間絕緣層490。可以在串選擇接觸插塞SCP和第二層間絕緣層490上放置第三導(dǎo)線ML3。串選擇接觸插塞SCP可以與第三導(dǎo)線ML3電連接。第三導(dǎo)線ML3可以沿著第一方向延伸?？梢苑胖脧囊r底401的凹入部A的底表面403開始向上延伸的有源區(qū)AP。有源區(qū)AP可以垂直于襯底401延伸。有源區(qū)AP可以穿透導(dǎo)電圖案GSL、WL1-WL4、SSL?；蛘?，如參照圖6B所述，有源區(qū)AP可以面對導(dǎo)電圖案GSL、WL1-WL4、SSL的側(cè)壁。有源區(qū)AP的一端可以與公共源極區(qū)402電連接?？梢栽谟性磪^(qū)的另一端放置漏極區(qū)423。漏極區(qū)423可以是以高濃度摻雜劑摻雜的區(qū)域。有源區(qū)AP可以包括單晶半導(dǎo)體?？梢栽谟性磪^(qū)AP的漏極區(qū)423上放置位線接觸插塞BLCP。位線接觸插塞BLCP 可以與漏極區(qū)423電連接，并穿透第一層間絕緣層480。位線BL可以放置在位線接觸插塞 BLCP上。位線BL可以通過位線接觸插塞BLCP與有源區(qū)AP的漏極區(qū)423連接?；蛘?，位線BL也可以與漏極區(qū)423直接連接。位線BL可以沿著第二方向延伸。位線BL可以與串選擇線SSL交叉。可以在有源區(qū)AP的側(cè)壁與導(dǎo)電圖案GSL、WL1_WL4、SSL之間放置信息存儲層440。該信息存儲層440可以放置在導(dǎo)電圖案GSL、WL1-WL4、SSL與絕緣層410-415之間?，F(xiàn)在描述襯底401的周邊電路區(qū)β?？梢栽谥苓呺娐穮^(qū)β的凸出部B的頂表面上放置周邊電路?？梢栽谕钩霾緽的頂表面上放置柵極絕緣層474。柵極絕緣層474可以包括二氧化硅層。柵極絕緣層474可以包括通過對襯底401進行熱氧化而形成的部分?？梢栽跂艠O絕緣層474上放置柵極電極 476。柵極電極476可以包括選自如下組中的一種摻雜的多晶硅、金屬和金屬硅化物。可以在柵極電極476的兩個側(cè)壁上放置柵極間隔部478?？梢栽跂艠O電極476的兩側(cè)的凸出部B中放置源極和漏極區(qū)473。源極和漏極區(qū)473可以是以高濃度摻雜劑摻雜的區(qū)域?？?以在柵極電極476以及源極和漏極區(qū)473上放置周邊電路接觸插塞PCP，該周邊電路接觸插塞PCP穿透第一層間絕緣層480?？梢栽谥苓呺娐方佑|插塞PCP上放置第四導(dǎo)線ML4。可以在第四導(dǎo)線ML4上放置第二層間絕緣層490?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第四實施例的修改示例。圖IOB是沿圖9的線IV-IV’ 獲得的剖面圖，用于說明本發(fā)明構(gòu)思第四實施例的修改示例。參照圖9和10B，提供了襯底400。可以在襯底400中放置公共源極區(qū)402。襯底 400可以包括凹入部A。凹入部A可以包括底表面403、以及第一側(cè)壁406。襯底400可以包括從第一側(cè)壁406延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面403平行。凸出部B可以由襯底400上的絕緣層404定義。襯底400可以包括單元區(qū)α和周邊電路區(qū)β?？梢栽趩卧獏^(qū)α中放置存儲單元?？梢栽谥苓呺娐穮^(qū)β中放置周邊電路?，F(xiàn)在描述襯底400的單元區(qū)α。在單元區(qū)α的凹入部A中，可以放置參照圖IOA 描述的存儲單元?，F(xiàn)在描述襯底400的周邊電路區(qū)β。可以在周邊電路區(qū)β的凸出部B的頂表面上放置周邊電路?？梢栽诮^緣層404的頂表面上放置半導(dǎo)體層472。半導(dǎo)體層472可以包括半導(dǎo)體材料，包括多晶硅、晶體硅和單晶硅?？梢栽诎雽?dǎo)體層472上放置柵極絕緣層474。柵極絕緣層474可以包括二氧化硅層。柵極絕緣層474可以包括通過對半導(dǎo)體層472進行熱氧化而形成的部分?？梢栽跂艠O絕緣層474上放置柵極電極476。柵極電極476可以包括選自如下組中的至少一種摻雜的多晶硅、金屬和金屬硅化物。可以在柵極電極476的兩個側(cè)壁上放置間隔部478?？梢栽跂艠O電極476的兩側(cè)的半導(dǎo)體層472中放置源極區(qū)和漏極區(qū)473。源極區(qū)和漏極區(qū)473可以是以高濃度摻雜劑摻雜的區(qū)域。可以在柵極電極476以及源極和漏極區(qū)473上放置周邊電路接觸插塞PCP，該周邊電路接觸插塞PCP穿透第一層間絕緣層480?？梢栽谥苓呺娐方佑|插塞PCP上放置第四導(dǎo) 線ML4?？梢栽诘谒膶?dǎo)線ML4上放置第二層間絕緣層490?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第四實施例的另一修改示例。圖IOC是沿圖9的線 IV-IV'獲得的剖面圖，用于說明本發(fā)明構(gòu)思第四實施例的另一修改示例。參照圖9和10C，提供了襯底401?？梢栽谝r底401中放置公共源極區(qū)402。襯底 401可以包括凹入部Α。凹入部A可以包括底表面403、以及第一側(cè)壁406。第一側(cè)壁406 可以向著凹入部A的底表面403傾斜。例如，第一側(cè)壁406可以具有相對于底表面403的在50到90度范圍中的角度。襯底401可以包括從第一側(cè)壁406延伸的凸出部B。凸出部 B的頂表面可以與凹入部A的底表面403平行?？梢酝ㄟ^蝕刻工藝來定義襯底401的凹入部A和凸出部B。備選地，如參照圖IOB描述的，凸出部B可以由襯底401上的絕緣層404 定義。襯底401可以包括單元區(qū)α和周邊電路區(qū)β?？梢栽趩卧獏^(qū)α中放置存儲單元?？梢栽谥苓呺娐穮^(qū)β中放置周邊電路?，F(xiàn)在描述襯底401的單元區(qū)α。在單元區(qū)α的凹入部A中，可以放置參照圖IOA 描述的存儲單元。導(dǎo)電圖案GSL、WL1-WL4、SSL的接觸傾斜部CT可以具有相對于底表面403的斜坡。導(dǎo)電圖案GSL、WL1-WL4、SSL的接觸傾斜部CT與底表面403之間的角度可以等于第一側(cè)壁406與底表面403之間的角度?，F(xiàn)在描述襯底401的周邊電路區(qū)β。在襯底401的周邊電路區(qū)β中，可以放置參照圖IOA描述的周邊電路。備選地，如上所述，在襯底是參照圖IOB描述的襯底的情況下，可以添加半導(dǎo)體層472?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第五實施例的半導(dǎo)體器件。圖IlA和IlB是用于說明根據(jù)本發(fā)明構(gòu)思第五實施例的半導(dǎo)體器件的平面圖，圖12Α是沿圖IlA和IlB的線V-V’獲得的剖面圖。參照圖IlAUlB和12Α，提供了襯底501。襯底501可以是基于半導(dǎo)體的襯底。襯底501可以包括阱。該阱可以包括第一導(dǎo)電類型的摻雜劑。可以在襯底501上放置公共源極區(qū)502。公共源極區(qū)502可以采用盤形式放置在襯底501的單元區(qū)中。公共源極區(qū)502 可以包括高濃度摻雜劑。公共源極區(qū)502中包括的摻雜劑可以具有第二導(dǎo)電類型，第二導(dǎo) 電類型不同于阱中包括的摻雜劑的導(dǎo)電類型。例如，在阱包括P型摻雜劑的情況下，公共源極區(qū)502可以包括高濃度的η型摻雜劑。襯底501可以包括凹入部Α。凹入部A可以包括底表面503、以及彼此面對的第一和第二側(cè)壁505、506。襯底501可以包括從第一和第二側(cè)壁505、506開始延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面平行?？梢酝ㄟ^蝕刻半導(dǎo)體襯底中對應(yīng)于凹入部A的一部分，并保留半導(dǎo)體襯底中對應(yīng)于凸出部B的一部分，來形成凹入部A和凸出部B。在這種情況下，襯底501可以是一體的襯底。襯底501可以包括單元區(qū)α和周邊電路區(qū)β。可以在單元區(qū)α中放置存儲單元。單元區(qū)α可以包括凹入部A和凸出部B?？梢栽谥苓呺娐穮^(qū)β中放置周邊電路。周邊電路區(qū)β可以包括凸出部B?，F(xiàn)在描述襯底501的單元區(qū)α。單元區(qū)α可以包括與凹入部A的第一側(cè)壁505 相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁506相鄰的第二接觸區(qū)CR2。單元陣列區(qū)CAR可以放置在第一接觸區(qū)CRl與第二接觸區(qū)CR2之間。S卩，第一接觸區(qū)CRl與第二接觸區(qū)CR2可以彼此分隔開來，中間夾有單元陣列區(qū)CAR。導(dǎo)電圖案GSL、WL1-WL4、SSL彼此分隔開來，可以放置在襯底501上。導(dǎo)電圖案 GSL、WL1-WL4、SSL可以包括接地選擇線GSL、字線WL1-WL4、以及串選擇線SSL，這些導(dǎo)電圖案順序地堆疊在襯底501的凹入部A上。導(dǎo)電圖案GSL、WL1-WL4、SSL可以彼此分隔開來，之間夾有柵極間絕緣層511-515。例如，可以順序地堆疊接地選擇線GSL、第一柵極間絕緣層511、第一字線WL1、第二柵極間絕緣層512、第二字線WL2、第三柵極間絕緣層513、第三字線WL3、第四柵極間絕緣層514、第四字線WL4、第五柵極間絕緣層515和串選擇線SSL。絕緣層511-515可以包括在襯底501的凹入部A的底表面503上方的底部分、以及從底部分開始在第一側(cè)壁505和第二側(cè)壁506上延伸的側(cè)壁部分?？梢栽谝r底501的凹入部A的底表面503、第一和第二側(cè)壁505和506、以及接地選擇線GSL之間放置接地選擇絕緣層510?？梢栽诖x擇線SSL上放置串選擇絕緣層516。字線WL1-WL4可以具有平行于凹入部A的盤形式。導(dǎo)電圖案GSL、WL1_WL4、SSL可以包括在凹入部A的底表面503上方放置的底部分 BP。隨著底部分BP逐漸遠離襯底501的凹入部A，底部分BP的長度可以縮短。底部分BP
26可以與底表面503平行。底部分BP可以與凸出部B的頂表面平行。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括從底部分BP的一端開始在第一側(cè)壁505和第二側(cè)壁506上延伸的接觸傾斜部CT。其中放置了導(dǎo)電圖案中任一圖案的傾斜部的接觸區(qū)可以不同于其中放置了與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的傾斜部的接觸區(qū)。例如，在接地選擇線GSL的接觸傾斜部CT放置在第一接觸區(qū)CRl中的情況下，與接地選擇線 GSL相鄰的第一字線WLl的接觸傾斜部CT可以放置在第二接觸區(qū)CR2中。接觸傾斜部CT 的延長線可以與底表面503交叉。延長線可以直角與底表面503交叉。隨著接觸傾斜部CT 遠離凹入部A，接觸傾斜部CT的長度可以減小。接觸傾斜部CT的頂表面可以是與凸出部B 的頂表面同平面的。接觸傾斜部CT與底部分BP之間的角度可以是90度。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括偽傾斜部DCT，其從底表面503上的底部分 BP的另一端開始，在第一側(cè)壁505和第二側(cè)壁506中另一側(cè)壁上延伸。其中放置了導(dǎo)電圖案GSL、WL1-WL4、SSL中任一圖案的偽傾斜部的接觸區(qū)可以不同于其中放置了與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的偽傾斜部的接觸區(qū)。例如，在串選擇線SSL的偽傾斜部DCT 放置在第一接觸區(qū)CRl中的情況下，與串選擇線SSL相鄰的第四字線WL4的偽傾斜部DCT 可以放置在第二接觸區(qū)CR2中。導(dǎo)電圖案GSL、WL1-WL4、SSL中每一個均可以包括一個接觸傾斜部CT和一個偽傾斜部DCT。在導(dǎo)電圖案GSL、WL1-WL4、SSL之一中，偽傾斜部DCT的長度可以比接觸傾斜部CT的長度短。接觸傾斜部CT可以放置在彼此相鄰的偽傾斜部DCT之間。與偽傾斜部DCT之一相鄰的接觸傾斜部CT可以它們之間插入的絕緣層的側(cè)壁而彼此分隔開來。偽絕緣層圖案524可以放置在偽傾斜部DCT上。偽絕緣層圖案524的頂表面可以是與凸出部B的頂表面同平面的。偽絕緣層圖案524的頂表面可以是與串選擇絕緣層516 的頂表面同平面的。偽絕緣層圖案524的側(cè)壁可以是與偽傾斜部DCT的側(cè)壁同平面的。偽絕緣層圖案524可以包括與絕緣層510-516的材料相同的材料?？梢苑謩e在字線WL1-WL4的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是字線接觸插塞CP。字線WL1-WL4可以分別與字線接觸插塞CP電連接。字線接觸插塞CP的寬度可以比字線WL1-WL4的接觸傾斜部CT的頂表面的寬度大。字線接觸插塞CP的寬度可以比與字線WL1-WL4的接觸傾斜部相鄰的偽傾斜部DCT之間的寬度大。字線接觸插塞可以穿透第一層間絕緣層560。可以在字線接觸插塞CP和第一層間絕緣層560上放置第一導(dǎo)線 MLl0字線接觸插塞CP可以與第一導(dǎo)線MLl電連接。第一導(dǎo)線MLl中的一些可以沿第一方向延伸。第一導(dǎo)線ML 1中的另一部分可以沿與第一方向相反的第二方向延伸。例如，與襯底501上方導(dǎo)電圖案的奇數(shù)層處放置的字線WL2、WL4連接的第一導(dǎo)線MLl可以沿著第一方向延伸，與襯底501上方導(dǎo)電圖案的偶數(shù)層處放置的字線WL1、WL3連接的第一導(dǎo)線MLl可以沿著第二方向延伸。第一方向可以是線V’-V的方向。第一導(dǎo)線MLl可以通過字線接觸插塞CP與字線WL1-WL4電連接。或者，第一導(dǎo)線MLl可以與字線WL1-WL4直接連接。可以放置覆蓋第一導(dǎo)線MLl的第二層間絕緣層570。第一和第二層間絕緣層560和570可以包括相同材料。第一導(dǎo)線MLl可以沿與第一方向交叉的第二方向延伸。第一導(dǎo)線MLl可以通過字線接觸插塞CP與字線WL1-WL4電連接?；蛘撸谝粚?dǎo)線MLl可以與字線WL1-WL4直接連接。可以放置覆蓋第一導(dǎo)線MLl的第二層間絕緣層570。第一和第二層間絕緣層560和570可以包括相同材料?？梢栽诮拥剡x擇線GSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是接地選擇接觸插塞GCP。接地選擇線GSL可以與接地選擇接觸插塞GCP電連接。接地選擇接觸插塞GCP的寬度可以比接地選擇線GSL的接觸傾斜部CT的頂表面的寬度大。接地選擇接觸插塞GCP可以穿透第一層間絕緣層560?？梢栽诮拥剡x擇接觸插塞GCP和第一層間絕緣層560上放置第二導(dǎo)線ML2。接地選擇接觸插塞GCP可以與第二導(dǎo)線ML2電連接。第二導(dǎo) 線ML2可以沿著第一方向延伸。第二導(dǎo)線ML2可以通過接地選擇接觸插塞GCP與接地選擇線GSL電連接。并非如此，第二導(dǎo)線ML2可以與接地選擇線GSL直接連接。第二層間絕緣層570可以覆蓋第二導(dǎo)線ML2?？梢栽诖x擇線SSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是串選擇接觸插塞SCP。串選擇線SSL可以與串選擇接觸插塞SCP電連接。串選擇接觸插塞SCP的寬度可以比串選擇線SSL的接觸傾斜部CT的頂表面的寬度大。串選擇接觸插塞SCP可以穿透第一層間絕緣層560和第二層間絕緣層570?？梢栽诖x擇接觸插塞SCP和第二層間絕緣層570上放置第三導(dǎo)線ML3。串選擇接觸插塞SCP可以與第三導(dǎo)線ML3電連接。第三導(dǎo) 線ML3可以沿著第二方向延伸。第二層間絕緣層570可以覆蓋第三導(dǎo)線ML3。參照圖10B，多條串選擇線SSL可以放置在凹入部中。彼此相鄰的串選擇線SSL的第三導(dǎo)線ML3可以沿不同方向延伸。導(dǎo)線ML1、ML2、ML3可以沿第一和第二方向分離地延伸，它們之間夾有單元陣列區(qū) CAR。例如，與導(dǎo)電圖案GSL、WL2、WL4(其接觸傾斜部CT放置在第一接觸區(qū)中)連接的導(dǎo)線 ML2、MLl可以沿第一方向延伸，與導(dǎo)電圖案WL1、WL3、SSL (其接觸傾斜部CT放置在第二接觸區(qū)中)連接的導(dǎo)線ML1、ML3可以沿第二方向延伸。可以放置從凹入部A的底表面503開始向上延伸的有源區(qū)AP。有源區(qū)AP可以垂直于襯底501延伸。有源區(qū)AP可以穿透導(dǎo)電圖案GSL、WL1-WL4、SSL,以使有源區(qū)AP的一端可以與公共源極區(qū)502電連接。可以在有源區(qū)的另一端放置漏極區(qū)D。漏極區(qū)D可以是以高濃度摻雜劑摻雜的區(qū)域。有源區(qū)AP可以包括單晶半導(dǎo)體?？梢栽谟性磪^(qū)AP的漏極區(qū)D上放置位線接觸插塞BLCP。位線接觸插塞BLCP可以與漏極區(qū)D電連接，并穿透第一層間絕緣層560。位線BL可以放置在位線接觸插塞BLCP 上。位線BL可以通過位線接觸插塞BLCP與有源區(qū)AP的漏極區(qū)D連接?；蛘?，位線BL也可以與漏極區(qū)D直接連接。位線BL可以沿著第一方向、以及與第二方向交叉的第三方向延伸。第三方向可以以直角與第一和第二方向交叉。位線BL可以與串選擇線SSL交叉。可以在有源區(qū)AP的側(cè)壁與導(dǎo)電圖案GSL、WL1_WL4、SSL之間放置信息存儲層532。該信息存儲層532可以采用穿透導(dǎo)電圖案GSL、WL1-WL4、SSL的圓筒類型來設(shè)置?？梢詫⑿?息存儲層532設(shè)置為圍繞有源區(qū)AP。該信息存儲層532放置在有源區(qū)AP的側(cè)壁、導(dǎo)電圖案 GSL、WL1-WL4、SSL 與絕緣層 510-516 之間。根據(jù)本發(fā)明構(gòu)思第五實施例的信息存儲層532可以是參照圖3描述的信息存儲層?，F(xiàn)在描述襯底501的周邊電路區(qū)β?？梢栽谥苓呺娐穮^(qū)β的凸出部B的頂表面上放置周邊電路?？梢栽谕钩霾緽的頂表面上放置柵極絕緣層554。柵極絕緣層554可以包括二氧化硅層。柵極絕緣層554可以包括通過對凸出部B的頂表面進行熱氧化而形成的部分。可以在柵極絕緣層554上放置柵極電極556。柵極電極556可以包括選自如下組中的一種摻雜的多晶硅、金屬和金屬硅化物。可以在柵極電極556的兩個側(cè)壁上放置間隔部 558。可以在柵極電極556的兩側(cè)的凸出部B中放置源極和漏極區(qū)553。源極和漏極區(qū)553 可以是以高濃度摻雜劑摻雜的區(qū)域?？梢栽跂艠O電極556以及源極和漏極區(qū)553上放置周邊電路接觸插塞PCP，該周邊電路接觸插塞PCP穿透第一層間絕緣層560。可以在周邊電路接觸插塞PCP上放置第四導(dǎo) 線ML4?？梢栽诘谒膶?dǎo)線ML4上放置第二層間絕緣層570?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第五實施例的修改示例。圖12B是沿圖IlA和IlB的線 V-V'獲得的剖面圖，用于說明本發(fā)明構(gòu)思第五實施例的修改示例。參照圖IlAUlB和12B，提供了襯底500?？梢栽谝r底500中放置公共源極區(qū)502。襯底500可以包括凹入部A。凹入部A可以包括底表面503、以及彼此面對的第一和第二側(cè) 壁505、506。襯底500可以包括從第一和第二側(cè)壁505、506延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面503平行。凸出部B可以由襯底500上的絕緣層504定義。襯底500可以包括單元區(qū)α和周邊電路區(qū)β?？梢栽趩卧獏^(qū)α中放置存儲單元?？梢栽谥苓呺娐穮^(qū)β中放置周邊電路。現(xiàn)在描述襯底500的單元區(qū)α。單元區(qū)α可以包括與凹入部A的第一側(cè)壁505 相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁506相鄰的第二接觸區(qū)CR2。在襯底500的單元區(qū) α中，可以放置參照圖12Α描述的存儲單元?，F(xiàn)在描述襯底500的周邊電路區(qū)β?？梢栽谥苓呺娐穮^(qū)β的凸出部B的頂表面上放置周邊電路?？梢栽诮^緣層504 的頂表面上放置半導(dǎo)體層552。半導(dǎo)體層552可以包括半導(dǎo)體材料，包括多晶硅、晶體硅和單晶硅?？梢栽诎雽?dǎo)體層552上放置柵極絕緣層554。柵極絕緣層554可以包括二氧化硅層。柵極絕緣層554可以包括通過對半導(dǎo)體層552進行熱氧化而形成的部分?？梢栽跂艠O 絕緣層554上放置柵極電極556。柵極電極556可以包括選自如下組中的一種摻雜的多晶硅、金屬和金屬硅化物。可以在柵極電極556的兩個側(cè)壁上放置間隔部558?？梢栽跂艠O 電極556的兩側(cè)的半導(dǎo)體層552中放置源極和漏極區(qū)553。源極和漏極區(qū)553可以是以高濃度摻雜劑摻雜的區(qū)域?？梢栽跂艠O電極556以及源極和漏極區(qū)553上放置周邊電路接觸插塞PCP，該周邊電路接觸插塞PCP穿透第一層間絕緣層560?？梢栽谥苓呺娐方佑|插塞PCP上放置第四導(dǎo) 線ML4?？梢栽诘谒膶?dǎo)線ML4上放置第二層間絕緣層570。現(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第五實施例的另一修改示例。圖12C是沿圖IlA和IlB 的線V-V’獲得的剖面圖，用于說明發(fā)明構(gòu)思第五實施例的另一修改示例。參照圖IlAUlB和12C，提供了襯底501?？梢栽谝r底501中放置公共源極區(qū)502。襯底501可以包括凹入部Α。凹入部A可以包括底表面503、以及彼此面對的第一和第二側(cè) 壁505、506。第一和第二側(cè)壁505和506中任一個可以向著凹入部A的底表面503傾斜。例如，第一側(cè)壁505和第二側(cè)壁506可以具有相對于底表面503的在50到90度范圍中的角度。第一側(cè)壁505相對于底表面503的斜率可以等于第二側(cè)壁506相對于底表面503的斜率。備選地，第一側(cè)壁505相對于底表面503的斜率可以不同于第二側(cè)壁506相對于底表面503的斜率。襯底501可以包括從第一和第二側(cè)壁505、506延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面503平行?？梢酝ㄟ^蝕刻工藝來定義襯底501的凹入部A和凸出部B。備選地，如參照圖12B描述的，凸出部B可以由襯底501上的絕緣層504定義。襯底501可以包括單元區(qū)α和周邊電路區(qū)β?？梢栽趩卧獏^(qū)α中放置存儲單元。周邊電路區(qū)β可以包括周邊電路?，F(xiàn)在描述襯底501的單元區(qū)α。單元區(qū)α可以包括與凹入部A的第一側(cè)壁505 相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁506相鄰的第二接觸區(qū)CR2。在襯底501的單元區(qū) α中，可以放置參照圖12Α描述的存儲單元。導(dǎo)電圖案GSL、WL1-WL4、SSL中任一個的接觸傾斜部CT和偽傾斜部DCT可以具有相對于底部分BP的斜坡。與其中放置了接觸傾斜部CT的接觸區(qū)相鄰的側(cè)壁與底表面503之間的角度可以等于接觸傾斜部CT與底部分BP之間的角度。例如，對于第一字線WL1，接觸傾斜部CT相對于底部分BP的斜率可以等于第二側(cè)壁506相對于底表面503的斜率。當(dāng)?shù)谝粋?cè)壁505和第二側(cè)壁506相對于底表面503的斜率彼此不同時，在任何一種導(dǎo)電圖案中，接觸傾斜部相對于底部分BP的斜率可以不同于偽傾斜部DCT相對于底部分BP的斜率。現(xiàn)在描述襯底501的周邊電路區(qū)β。在襯底501的周邊電路區(qū)β中，可以放置參照圖12Α描述的周邊電路。備選地，如上所述，在襯底是參照圖12Β描述的襯底的情況下，可以添加半導(dǎo)體層552?，F(xiàn)在描述用于形成第五實施例的半導(dǎo)體器件的方法。圖13Α到13Η是用于說明形成根據(jù)本發(fā)明構(gòu)思第五實施例的半導(dǎo)體器件的方法的橫截面圖。參照圖13Α，提供了襯底501。襯底501可以包括凹入部Α。凹入部A可以包括底表面503、以及彼此面對的第一和第二側(cè)壁505、506。襯底501可以包括從第一和第二側(cè)壁 505、506開始延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面平行。襯底501 的凹入部A和凸出部B的形成可以包括蝕刻半導(dǎo)體襯底中對應(yīng)于凹入部A的一部分，并保留半導(dǎo)體襯底中對應(yīng)于凸出部B的一部分。襯底501可以包括單元區(qū)α和周邊電路區(qū)β?？梢栽趩卧獏^(qū)α中放置存儲單元。單元區(qū)α可以包括凹入部A和凸出部B?？梢栽谥苓呺娐穮^(qū)β中放置周邊電路。周邊電路區(qū)β可以包括凸出部B。單元區(qū)α可以包括與凹入部A的第一側(cè)壁505相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁506相鄰的第二接觸區(qū)CR2。單元陣列區(qū)CAR可以放置在第一接觸區(qū)CRl與第二接觸區(qū)CR2之間。即，第一接觸區(qū)CRl與第二接觸區(qū)CR2可以彼此分隔開來，中間夾有單元陣列區(qū)CAR。襯底501可以是單晶硅半導(dǎo)體襯底(例如，ρ型硅晶片)。襯底501可以包括阱，該阱可以通過向襯底501中引入摻雜劑來形成?？梢酝ㄟ^包括離子注入或等離子體注入的摻雜工藝來引入摻雜劑?？梢栽谝r底501的上部分中提供公共源極區(qū)502。可以通過向阱中摻雜摻雜劑來形成公共源極區(qū)502。公共源極區(qū)502可以包括導(dǎo)電類型不同于阱的導(dǎo)電類型的摻雜劑。例如，阱可以包括P型摻雜劑，公共源極區(qū)502可以包括η型摻雜劑。參照圖13Β，可以在襯底501的凹入部A中交替地形成導(dǎo)電圖案GSL、WL1_WL4、SSL 和絕緣層510-516。例如，可以順序地沉積接地選擇絕緣層510、接地選擇線GSL、第一柵極間絕緣層511、第一字線WL1、第二柵極間絕緣層512、第二字線WL2、第三柵極間絕緣層513、第三字線WL3、第四柵極間絕緣層514、第四字線WL4、第五柵極間絕緣層515、串選擇線SSL 以及串選擇絕緣層516。導(dǎo)電圖案GSL、WL 1-WL4、SSL和絕緣層510-516可以形成在凸出部B的頂表面上。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括金屬或多晶半導(dǎo)體材料。絕緣層 510-516可以包括二氧化硅層?？梢酝ㄟ^使用凸出部B的頂表面作為蝕刻停止層，來執(zhí)行平面化工藝?？梢酝ㄟ^ 使用回蝕(etch-back)或化學(xué)機械拋光(CMP)之一，來執(zhí)行平面化工藝。通過平面化工藝，可以去除在凸出部B上形成的導(dǎo)電圖案GSL、WL1-WL4、SSL和絕緣層510-516。導(dǎo)電圖案GSL、WL1_WL4、SSL可以包括在凹入部A的底表面503上方放置的底部分 BP。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括從底部分BP的一端開始在第一側(cè)壁505和第二側(cè)壁506之一上延伸的接觸傾斜部CT。其中放置了導(dǎo)電圖案中任一導(dǎo)電圖案的接觸傾斜部的接觸區(qū)可以不同于其中放置了導(dǎo)電圖案中與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的接觸傾斜部的接觸區(qū)。接觸傾斜部CT的暴露的頂表面可以是與凸出部B的頂表面同平面的。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括從底表面503上方底部分BP的另一端開始在第一側(cè)壁505和第二側(cè)壁506中另一個上延伸的偽傾斜部DCT。其中放置了導(dǎo)電圖案 GSL、WL1-WL4、SSL中任一導(dǎo)電圖案的偽傾斜部的接觸區(qū)可以不同于其中放置了導(dǎo)電圖案中與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的偽傾斜部的接觸區(qū)。導(dǎo)電圖案GSL、WL1-WL4、 SSL中每一個均包括一個接觸傾斜部CT和一個偽傾斜部DCT。可以覆蓋將接觸傾斜部的暴露的頂表面覆蓋的掩膜圖案520。掩膜圖案520使偽傾斜部DCT暴露出來。覆蓋掩膜圖案520可以包括在襯底501上形成掩膜層、以及對掩膜層進行圖案化。掩膜圖案520可以包括具有相對于導(dǎo)電圖案GSL、WL1-WL4、SSL和絕緣層 510-516的蝕刻選擇性的材料。例如，掩膜圖案520可以包括氮化硅層或光刻膠層。參照圖13C，可以通過使用掩膜圖案520作為蝕刻掩膜，部分地蝕刻偽傾斜部DCT。結(jié)果，可以形成偽凹部(dummy recess portion) 522。偽傾斜部DCT的長度可以比接觸傾斜部CT的長度短。由于偽凹部522，可以部分地暴露出絕緣層510-516的側(cè)壁。可以通過使用如下蝕刻方法來執(zhí)行對偽傾斜部DCT的蝕刻在該蝕刻方法中，導(dǎo)電圖案GSL、WL1-WL4、 SSL的蝕刻率(etch rate)比掩膜圖案520和絕緣層510-516的蝕刻率高。然后，可以除去掩膜圖案520?？梢园凑昭氐谝环较蜓由斓木€形式，來圖案化串選擇線SSL。第一方向可以是線 V-V'的方向。參照圖13D，可以形成偽絕緣層圖案524，該偽絕緣層圖案524填充偽凹部522。偽絕緣層圖案524的形成可以包括在襯底上形成偽絕緣層；以及通過使用凸出部B的頂表面或串選擇絕緣層516的頂表面來作為蝕刻停止層，來執(zhí)行平面化工藝。偽絕緣層圖案524 的頂表面可以是與凸出部B的頂表面同平面的。偽絕緣層圖案524的頂表面可以是與串選擇絕緣層516的頂表面同平面的。偽絕緣層圖案524的側(cè)壁可以是與絕緣層510-516的側(cè) 壁同平面的?？梢酝ㄟ^蝕刻導(dǎo)電圖案GSL、WL1-WL4、SSL和絕緣層510-516，來形成位于將凹入部底表面503處的公共源極區(qū)502暴露出來的有源區(qū)開口 530。有源區(qū)開口 530可以將導(dǎo) 電圖案GSL、WL1-WL4、SSL的側(cè)壁和絕緣層510-516的側(cè)壁暴露出來。可以通過使用各向異
31性蝕刻來對導(dǎo)電圖案GSL、WL1-WL4、SSL和絕緣層510-516進行蝕刻。參照圖13E，可以形成信息存儲層532，信息存儲層532覆蓋了通過有源區(qū)開口 530 暴露出來的導(dǎo)電圖案GSL、WL1-WL4、SSL的側(cè)壁和絕緣層510-516的側(cè)壁。包含信息存儲層 532的層可以覆蓋通過有源區(qū)開口 530暴露出來的公共源極區(qū)502。包含信息存儲層532 的層可以形成在凸出部B的頂表面上、串選擇絕緣層516的頂表面上、絕緣層510-516的側(cè) 壁上、偽絕緣層圖案524的頂表面上、以及接觸傾斜部CT的頂表面上。再次參照圖3，描述形成信息存儲層532的方法。信息存儲層532的形成可以包括在有源區(qū)開口 530中形成阻擋層134，形成覆蓋了阻擋層134的電荷存儲層135，以及形成覆蓋了電荷存儲層135的隧道絕緣層136。有源區(qū)的形狀可以是柱形或管狀的，其中，開口的核心填充有絕緣材料。再次參考圖13E，可以在有源區(qū)開口 530中形成間隔部534。間隔部534可以部分地覆蓋在有源區(qū)開口 530的側(cè)壁上形成的信息存儲層532、以及在有源區(qū)開口 530的底表面上形成的信息存儲層532。間隔部534的形成可以包括在襯底上形成間隔部層，以及對位于底部的部分進行各向異性蝕刻。間隔部534可以包括硅。間隔部534可以包括具有相對于信息存儲層532的蝕刻選擇性的材料。各向異性蝕刻會將未被間隔部534覆蓋的底部部分暴露出來。在蝕刻之后，可以剩余層中包括開口底部部分上的信息存儲層的一些部分。參照圖13F，可以通過使用間隔部534作為蝕刻掩膜，對未被間隔部534暴露出來的信息存儲層532進行蝕刻。在蝕刻過程中，襯底503的表面可以暴露出來?？梢匀コ?凸出部B的頂表面上、串選擇絕緣層516的頂表面上、絕緣層510-515的頂表面上、偽絕緣層圖案524的頂表面上、以及接觸傾斜部CT的頂表面上形成的信息存儲層532。在間隔部 534包括多晶硅的情況下，可以去除間隔部534，也可以不去除間隔部534而將其用作有源區(qū)的一部分。在間隔部534是絕緣體的情況下，可以去除間隔部534，并且可以在得到的開口的側(cè)面和底部上形成用于有源區(qū)的半導(dǎo)體材料。可以形成填充有源區(qū)開口 530的有源區(qū)。有源區(qū)AP可以包括，但不限于，單晶半導(dǎo)體。在有源區(qū)AP包括單晶半導(dǎo)體的情況下，可以通過外延生長來形成有源區(qū)AP，其中外延生長使用襯底501作為種子層。備選地，可以通過形成填充有源區(qū)開口 530的多晶或無定形半導(dǎo)體層，然后通過熱或激光處理來對形成的多晶或無定形半導(dǎo)體層進行相變，來形成有源區(qū)AP。在不去除間隔部534的情況下，有源區(qū)AP可以包括與間隔部534的材料相同的材料。有源區(qū)AP可以形成為填充有源區(qū)開口 530的形式，或者形成為空心圓筒形式?？梢栽谟性磪^(qū)AP的上部分處形成漏極區(qū)D?？梢酝ㄟ^對有源區(qū)AP的上部分進行摻雜，來形成漏極區(qū)D。漏極區(qū)D可以是如下區(qū)域其中導(dǎo)電類型不同于阱中摻雜劑導(dǎo)電類型的摻雜劑的濃度高。例如，漏極區(qū)D可以包括高濃度的η型摻雜劑。漏極區(qū)D可以是墊形或管狀的。參照圖13G，可以在凸出部B的頂表面上形成柵極絕緣層554。柵極絕緣層554的形成可以包括對半導(dǎo)體層552進行熱氧化。在通過熱氧化形成柵極絕緣層554的情況下，可以在接觸傾斜部CT的頂表面上形成氧化層。因此，在形成柵極絕緣層554之前，可以附加地形成掩膜層，該掩膜層覆蓋凹入部Α，并且暴露出凸出部B。該掩膜層可以是絕緣層。柵極絕緣層554可以包括二氧化硅層。柵極電極556可以形成在柵極絕緣層554 上?？梢栽跂艠O電極556兩側(cè)的半導(dǎo)體層552中形成源極和漏極區(qū)553?？梢酝ㄟ^向半導(dǎo)體層552注入雜質(zhì)來形成源極和漏極區(qū)553。參照圖13H，可以在柵極電極556的兩個側(cè)壁上形成柵極間隔部558。可以在襯底 401上形成第一層間絕緣層560。第一層間絕緣層560可以覆蓋凸出部B上的周邊電路。第一層間絕緣層560可以包括二氧化硅層?？梢酝ㄟ^蝕刻第一層間絕緣層560，來形成接觸開口 562、位線開口 564和周邊電路開口 566，它們分別暴露出導(dǎo)電圖案GSL、WL1-WL4的接觸傾斜部CT、有源區(qū)的漏極區(qū)D以及周邊電路的柵極電極556的頂表面。此時，也可以形成將周邊電路區(qū)β的源極和漏極區(qū) 553暴露出來的開口?？梢允褂酶飨虍愋晕g刻，來蝕刻第一層間絕緣層560。如上所述，在通過熱氧化工藝形成柵極絕緣層554，從而在單元區(qū)α的導(dǎo)電圖案 GSL、WL1-WL4、SSL的接觸傾斜部CT的頂表面上形成氧化層的情況下，可以蝕刻掩膜層，以暴露接觸傾斜部CT，同時蝕刻第一層間絕緣層560?；蛘?，在通過熱氧化工藝形成柵極絕緣層554，但由于未在導(dǎo)電圖案GSL、WL1-WL4、SSL的接觸傾斜部CT的頂表面上形成掩膜層，從而在導(dǎo)電圖案GSL、WL1-WL4、SSL的接觸傾斜部CT的頂表面上形成氧化層的情況下，可以蝕刻該氧化層，同時蝕刻第一層間絕緣層560。再次參照圖12A，可以形成接觸插塞GCP、CP、位線接觸插塞BLCP和周邊電路接觸插塞PCP，它們分別填充接觸開口 562、位線開口 564和周邊電路開口 566。接地選擇接觸插塞GCP可以與接地選擇線GSL的接觸傾斜部CT電連接。字線接觸插塞CP可以與位線WL1-WL4電連接。接觸插塞GCP、CP中的每一個均可以包括電導(dǎo)率比導(dǎo)電圖案GSL、WL1-WL4的電導(dǎo)率高的材料。周邊電路接觸插塞PCP可以與柵極電極556電連接。周邊電路接觸插塞PCP可以包括電導(dǎo)率比柵極電極556的電導(dǎo)率高的材料。例如，接觸插塞GCP、CP、位線接觸插塞BLCP和周邊電路接觸插塞PCP可以包括鎢?？梢栽诮拥剡x擇接觸插塞GCP形成第二導(dǎo)線ML2。可以在字線接觸插塞CP上形成第一導(dǎo)線MLl?？梢栽谖痪€接觸插塞BLCP上形成位線BL?？梢栽谥苓呺娐方佑|插塞PCP 上形成第四導(dǎo)線ML4。第二導(dǎo)線ML2、第一導(dǎo)線ML1、位線BL和第四導(dǎo)線ML4的形成可以包括在第一層間絕緣層560上形成導(dǎo)電層，并對導(dǎo)電層進行圖案化?？梢孕纬傻诙娱g絕緣層570，其覆蓋了第二導(dǎo)線ML2、第一導(dǎo)線MLl和第四導(dǎo)線 ML4。第二層間絕緣層570可以包括與第一層間絕緣層560的材料相同的材料?？梢孕纬?串選擇接觸插塞SCP，其穿透第二層間絕緣層570和第一層間絕緣層560，并填充將串選擇線SSL的接觸傾斜部暴露的開口。串選擇接觸插塞SCP可以包括電導(dǎo)率高于串選擇線SSL 的電導(dǎo)率的材料?？梢栽诖x擇接觸插塞SCP上形成第三導(dǎo)線ML3。第三導(dǎo)線ML3的形成可以包括在第二層間絕緣層570上形成導(dǎo)電層，并對導(dǎo)電層進行圖案化。這樣，可以提供參照圖12A描述的半導(dǎo)體器件。現(xiàn)在描述用于形成參照圖12B描述的、根據(jù)本發(fā)明構(gòu)思第五實施例的修改示例的半導(dǎo)體器件的方法。參照圖12B，在參照圖13A到13H以及圖12A描述的形成半導(dǎo)體器件的方法中，可以通過在襯底500上形成絕緣層504，蝕刻絕緣層504中對應(yīng)于凹入部A的一部分，并且保留絕緣層504中對應(yīng)于凸出部B的一部分，來定義凹入部A和凸出部B?？梢栽谥苓呺娐穮^(qū)β的凸出部B上形成半導(dǎo)體層552。半導(dǎo)體層552的形成可以包括在凸出部B的頂表面接合(bond)半導(dǎo)體層552，或者生長半導(dǎo)體層552。半導(dǎo)體
33層552可以包括硅。可以在半導(dǎo)體層552上形成柵極絕緣層554。之后，通過參照圖13G到 13H描述的形成周邊電路的方法，來形成周邊電路?，F(xiàn)在描述用于形成參照圖12C描述的、根據(jù)本發(fā)明構(gòu)思第五實施例的另一修改示例的半導(dǎo)體器件的方法。參照圖12C，在參照圖13A到13H以及圖12A描述的形成半導(dǎo)體器件的方法中，可以將第一側(cè)壁505和第二側(cè)壁506中的至少一個形成為相對于底表面503傾斜。在這種情況下，可以將接觸傾斜部CT和偽傾斜部DCT形成為相對于底表面506和底部分BP傾斜。可以將絕緣層510-516的側(cè)壁部分形成為相對于底表面503傾斜?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第六實施例的半導(dǎo)體器件。圖14A和14B是用于說明根據(jù)本發(fā)明構(gòu)思第六實施例的半導(dǎo)體器件的平面圖，圖15A是沿圖14A和14B的線VI-VI’獲得的剖面圖。參照圖14A、14B和15A，提供了襯底601。襯底601可以是基于半導(dǎo)體的襯底。襯底601可以包括阱。該阱可以包括第一導(dǎo)電類型的摻雜劑。可以在襯底601上放置公共源極區(qū)602。公共源極區(qū)602可以采用盤形式放置在襯底601的單元區(qū)中。備選地，公共源極區(qū)可以是在襯底上的線類型的。例如，可以通過對針對替代柵工藝(gater印lacement process)而形成的溝槽進行植入，來形成公共源極區(qū)。公共源極區(qū)602可以包括高濃度摻雜劑。公共源極區(qū)602中包括的摻雜劑可以具有第二導(dǎo)電類型，第二導(dǎo)電類型不同于阱中包括的摻雜劑的導(dǎo)電類型。例如，在阱包括P型摻雜劑的情況下，公共源極區(qū)602可以包括高濃度的η型摻雜劑。襯底601可以包括凹入部Α。凹入部A可以包括底表面603、以及彼此面對的第一和第二側(cè)壁605、606。襯底601可以包括從第一和第二側(cè)壁605、606開始延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面平行?？梢酝ㄟ^蝕刻半導(dǎo)體襯底中對應(yīng)于凹入部A的一部分，并保留半導(dǎo)體襯底中對應(yīng)于凸出部B的一部分，來形成凹入部A和凸出部B。在這種情況下，襯底601可以是一體的襯底。襯底601可以包括單元區(qū)α和周邊電路區(qū)β?？梢栽趩卧獏^(qū)α中放置存儲單元。單元區(qū)α可以包括凹入部A和凸出部B。可以在周邊電路區(qū)β中放置周邊電路?，F(xiàn)在描述襯底601的單元區(qū)α。單元區(qū)α可以包括與凹入部A的第一側(cè)壁605 相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁606相鄰的第二接觸區(qū)CR2。單元陣列區(qū)CAR可以放置在第一接觸區(qū)CRl與第二接觸區(qū)CR2之間。S卩，第一接觸區(qū)CRl與第二接觸區(qū)CR2可以彼此分隔開來，中間夾有單元陣列區(qū)CAR。導(dǎo)電圖案GSL、WL1-WL4、SSL彼此分隔開來，可以放置在襯底601上。導(dǎo)電圖案 GSL、WL1-WL4、SSL可以包括接地選擇線GSL、字線WL1-WL4、以及串選擇線SSL，這些導(dǎo)電圖案順序地堆疊在襯底601的凹入部A上。導(dǎo)電圖案GSL、WL1-WL4、SSL可以彼此分隔開來，之間夾有柵極間絕緣層610-614。例如，可以順序地堆疊接地選擇線GSL、第一柵極間絕緣層610、第一字線WL1、第二柵極間絕緣層611、第二字線WL2、第三柵極間絕緣層612、第三字線WL3、第四柵極間絕緣層613、第四字線WL4、第五柵極間絕緣層614和串選擇線SSL。絕緣層610-614可以包括在襯底601的凹入部A的底表面603上方的底部分、以及從底部分開始在第一側(cè)壁605和第二側(cè)壁606上延伸的側(cè)壁部分?？梢栽诖x擇線SSL上放置串選擇絕緣層615。導(dǎo)電圖案GSL、WL1-WL4、SSL可以具有沿第一方向延伸的線形式。第一方向可以是線VI-VI ’的方向。導(dǎo)電圖案GSL、WL1_WL4、SSL可以包括在凹入部A的底表面603上方放置的底部分 BP。隨著底部分BP逐漸遠離襯底601的凹入部A，底部分BP的長度可以縮短。底部分BP 可以與底表面603平行。底部分BP可以與凸出部B的頂表面平行。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括從底部分BP的一端開始在第一側(cè)壁605和第二側(cè)壁606中任一個上延伸的接觸傾斜部CT。其中放置了導(dǎo)電圖案中任一導(dǎo)電圖案的傾斜部的接觸區(qū)可以不同于其中放置了與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的接觸傾斜部的接觸區(qū)。例如，在接地選擇線GSL的接觸傾斜部CT放置在第一接觸區(qū)CRl中的情況下，與接地選擇線GSL相鄰的第一字線WLl的接觸傾斜部CT可以放置在第二接觸區(qū)CR2 中。接觸傾斜部CT的延長線可以與底表面603交叉。延長線可以直角與底表面603 交叉。隨著接觸傾斜部CT遠離凹入部A，接觸傾斜部CT的長度可以減小。接觸傾斜部CT 的頂表面可以是與凸出部B的頂表面同平面的。接觸傾斜部CT與底部分BP之間的角度可以是90度。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括偽傾斜部DCT，其從底表面603上的底部分 BP的另一端開始，在第一側(cè)壁605和第二側(cè)壁606中的另一個上延伸。其中放置了導(dǎo)電圖案GSL、WL1-WL4、SSL中任一導(dǎo)電圖案的偽傾斜部的接觸區(qū)可以不同于其中放置了與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的偽傾斜部的接觸區(qū)。例如，在串選擇線SSL的偽傾斜部DCT放置在第一接觸區(qū)CRl中的情況下，與串選擇線SSL相鄰的第四字線WL4的偽傾斜部DCT可以放置在第二接觸區(qū)CR2中。導(dǎo)電圖案GSL、WL1-WL4、SSL中每一個均可以包括一個接觸傾斜部CT和一個偽傾斜部DCT。在導(dǎo)電圖案GSL、WL1-WL4、SSL之一中，偽傾斜部DCT的長度可以比接觸傾斜部 CT的長度短。接觸傾斜部CT可以放置在彼此相鄰的偽傾斜部DCT之間。與偽傾斜部DCT 之一相鄰的接觸傾斜部CT可以它們之間插入的絕緣層的側(cè)壁而彼此分隔開來。偽絕緣層圖案664可以放置在偽傾斜部DCT上。偽絕緣層圖案664的頂表面可以是與凸出部B的頂表面同平面的。偽絕緣層圖案664的頂表面可以是與串選擇絕緣層615 的頂表面同平面的。偽絕緣層圖案664的側(cè)壁可以是與偽傾斜部DCT的側(cè)壁同平面的。偽絕緣層圖案664可以包括與絕緣層610-615的材料相同的材料?？梢苑謩e在字線WL1-WL4的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是字線接觸插塞CP。字線WL1-WL4可以分別與字線接觸插塞CP電連接。字線接觸插塞CP的寬度可以比字線WL1-WL4的接觸傾斜部CT的頂表面的寬度大。字線接觸插塞CP的寬度可以比與字線WL1-WL4的接觸傾斜部相鄰的偽傾斜部DCT之間的寬度大。字線接觸插塞可以穿透第一層間絕緣層680。可以在字線接觸插塞CP和第一層間絕緣層680上放置第一導(dǎo)線 MLl0字線接觸插塞CP可以與第一導(dǎo)線MLl電連接。第一導(dǎo)線MLl可以沿與第一方向交叉的第二方向延伸。第一導(dǎo)線MLl可以通過字線接觸插塞CP與字線WL1-WL4電連接?；蛘撸?第一導(dǎo)線MLl可以與字線WL1-WL4直接連接?？梢苑胖酶采w第一導(dǎo)線MLl的第二層間絕緣層690。第一和第二層間絕緣層680和690可以包括相同材料?？梢栽诮拥剡x擇線GSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是接地選擇接觸插塞GCP。接地選擇線GSL可以與接地選擇接觸插塞GCP電連接。接地選擇接觸
35插塞GCP的寬度可以比接地選擇線GSL的接觸傾斜部CT的頂表面的寬度大。接地選擇接觸插塞GCP可以穿透第一層間絕緣層680。可以在接地選擇接觸插塞GCP和第一層間絕緣層680上放置第二導(dǎo)線ML2。接地選擇接觸插塞GCP可以與第二導(dǎo)線ML2電連接。第二導(dǎo) 線ML2可以沿著第二方向延伸。第二導(dǎo)線ML2可以通過接地選擇接觸插塞GCP與接地選擇線GSL電連接?；蛘撸诙?dǎo)線ML2可以與接地選擇線GSL直接連接。第二層間絕緣層690 可以覆蓋第二導(dǎo)線ML2?？梢栽诖x擇線SSL的接觸傾斜部CT上放置導(dǎo)電插塞。導(dǎo)電插塞可以是串選擇接觸插塞SCP。串選擇線SSL可以與串選擇接觸插塞SCP電連接。串選擇接觸插塞SCP的寬度可以比串選擇線SSL的接觸傾斜部CT的頂表面的寬度大。串選擇接觸插塞SCP可以穿透第一層間絕緣層680和第二層間絕緣層690?？梢栽诖x擇接觸插塞SCP和第二層間絕緣層690上放置第三導(dǎo)線ML3。串選擇接觸插塞SCP可以與第三導(dǎo)線ML3電連接。第三導(dǎo)線ML3可以沿著第一方向延伸。參照圖14B，多條串選擇線SSL可以放置在凹入部中。彼此相鄰的串選擇線SSL的第三導(dǎo)線ML3可以沿不同方向延伸?？梢栽趦蓚?cè)分離地放置導(dǎo)線ML1、ML2，之間夾有單元陣列區(qū)CAR。與導(dǎo)電圖案GSL、 WL1-WL4中的一個導(dǎo)電圖案連接的導(dǎo)線可以放置在接觸區(qū)中，該接觸區(qū)可以不同于其中放置了與所述一個導(dǎo)電圖案的相鄰導(dǎo)電圖案連接的導(dǎo)線的接觸區(qū)。例如，與第一字線WLl連接的第一導(dǎo)線MLl可以放置在第二接觸區(qū)CR2中，分別與第一字線WLl的相鄰的接地選擇線GSL和第二字線WL2連接的第二導(dǎo)線ML2和第一導(dǎo)線MLl可以放置在第一接觸區(qū)CRl中。在該實施例中，形成用于切割導(dǎo)電圖案WL1-WL4、GSL以及集成層的溝槽(未示出)。這些溝槽用于柵極替換以及對包括信息存儲層的層進行填充?？梢苑胖脧陌既氩緼的底表面603開始向上延伸的有源區(qū)AP。有源區(qū)AP可以垂直于襯底601延伸。有源區(qū)AP可以穿透導(dǎo)電圖案GSL、WL1-WL4、SSL。備選地，有源區(qū)AP 可以面對導(dǎo)電圖案GSL、WL1-WL4、SSL的側(cè)壁。有源區(qū)AP的一端可以與公共源極區(qū)602電連接。可以在有源區(qū)的另一端放置漏極區(qū)D。漏極區(qū)D可以是以高濃度摻雜劑摻雜的區(qū)域。有源區(qū)AP可以包括單晶半導(dǎo)體?？梢栽谟性磪^(qū)AP的漏極區(qū)623上放置位線接觸插塞BLCP。位線接觸插塞BLCP 可以與漏極區(qū)623電連接，并穿透第一層間絕緣層680。位線BL可以放置在位線接觸插塞 BLCP上。位線BL可以通過位線接觸插塞BLCP與有源區(qū)AP的漏極區(qū)623連接?；蛘?，位線 BL也可以與漏極區(qū)623直接連接。位線BL可以沿著與第一方向交叉的第二方向延伸。位線BL可以與第三導(dǎo)線ML3交叉?？梢栽谟性磪^(qū)AP的側(cè)壁與導(dǎo)電圖案GSL、WL1_WL4、SSL之間放置信息存儲層640。包含該信息存儲層640的層可以放置在導(dǎo)電圖案GSL、WL1-WL4、SSL與絕緣層610-615之間。根據(jù)本發(fā)明構(gòu)思第六實施例的信息存儲層640可以是參照圖6A或6B描述的信息
存儲層?，F(xiàn)在描述襯底601的周邊電路區(qū)β?？梢栽谥苓呺娐穮^(qū)β的凸出部B的頂表面上放置周邊電路。可以在凸出部B的頂表面上放置柵極絕緣層654。柵極絕緣層654可以包括二氧化硅層。柵極絕緣層654可以包括通過對凸出部B的頂表面進行熱氧化而形成的部分。可以在柵極絕緣層654上放置柵極電極656。柵極電極656可以包括選自如下組中的一種摻雜的多晶硅、金屬和金屬硅化物?？梢栽跂艠O電極656的兩個側(cè)壁上放置間隔部658?？梢栽跂艠O電極656的兩側(cè)的凸出部B中放置源極和漏極區(qū)653。源極和漏極區(qū)653可以是以高濃度摻雜劑摻雜的區(qū)域?？梢栽跂艠O電極656以及源極和漏極區(qū)653上放置周邊電路接觸插塞PCP，該周邊電路接觸插塞PCP穿透第一層間絕緣層680?？梢栽谥苓呺娐方佑|插塞PCP上放置第四導(dǎo) 線ML4?？梢栽诘谒膶?dǎo)線ML4上放置第二層間絕緣層690?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第六實施例的修改示例。圖15B是沿圖14A和14B的線 VI-VI'獲得的剖面圖，用于說明發(fā)明構(gòu)思第六實施例的修改示例。參照圖14A、14B和15B，提供了襯底600?？梢栽谝r底600中放置公共源極區(qū)602。襯底600可以包括凹入部A。凹入部A可以包括底表面603、以及彼此面對的第一和第二側(cè) 壁605、606。襯底600可以包括從第一和第二側(cè)壁605、606延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面603平行。凸出部B可以由襯底600上的絕緣層604定義。參照圖14A和14B，與圖IA和IB中一樣，將在單元陣列部分的一個邊緣外部延伸的互連電連接至一側(cè)的字線的接觸傾斜部，而將在單元陣列部分的另一邊緣外部延伸的另一互連電連接至另一側(cè)的字線的接觸傾斜部。根據(jù)圖14A，所有SSL都連接至任一側(cè)的互連，而根據(jù)圖14B，一些SSL連接至一側(cè)的互連，一些SSL連接至另一側(cè)的互連。可以交替選擇字線。即，在串的底部到頂部方向上奇數(shù)編號的字線，例如，第一、第三、第五字線，連接至串一側(cè)的互連，偶數(shù)編號的字線，例如第二、第四、第六字線，連接至串另一側(cè)的互連。襯底600可以包括單元區(qū)α和周邊電路區(qū)β。可以在單元區(qū)α中放置存儲單元?？梢栽谥苓呺娐穮^(qū)β中放置周邊電路?，F(xiàn)在描述襯底600的單元區(qū)α。單元區(qū)α可以包括與凹入部A的第一側(cè)壁605 相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁606相鄰的第二接觸區(qū)CR2。在襯底600的單元區(qū) α中，可以放置參照圖15Α描述的存儲單元?，F(xiàn)在描述襯底600的周邊電路區(qū)β?？梢栽谥苓呺娐穮^(qū)β的凸出部B的頂表面上放置周邊電路?？梢栽诮^緣層604 的頂表面上放置半導(dǎo)體層672。半導(dǎo)體層672可以包括半導(dǎo)體材料，包括多晶硅、晶體硅和單晶硅。可以在半導(dǎo)體層672上放置柵極絕緣層674。柵極絕緣層674可以包括二氧化硅層。柵極絕緣層674可以包括通過對半導(dǎo)體層672進行熱氧化而形成的部分?？梢栽跂艠O 絕緣層674上放置柵極電極676。柵極電極676可以包括選自如下組中的一種摻雜的多晶硅、金屬和金屬硅化物?？梢栽跂艠O電極676的兩個側(cè)壁上放置柵極間隔部678。可以在柵極電極676的兩側(cè)的半導(dǎo)體層672中放置源極和漏極區(qū)673。源極和漏極區(qū)673可以是以高濃度摻雜劑摻雜的區(qū)域?？梢栽跂艠O電極676以及源極和漏極區(qū)673上放置周邊電路接觸插塞PCP，該周邊電路接觸插塞PCP穿透第一層間絕緣層680?？梢栽谥苓呺娐方佑|插塞PCP上放置第四導(dǎo) 線ML4?？梢栽诘谒膶?dǎo)線ML4上放置第二層間絕緣層690?，F(xiàn)在描述根據(jù)本發(fā)明構(gòu)思第六實施例的另一修改示例。該示例實施例被修改為是傾斜的。圖15C是沿圖14的線VI-VI’獲得的剖面圖，用于說明發(fā)明構(gòu)思第六實施例的另一修改示例。參照圖14和15C，提供了襯底601?？梢栽谝r底601中放置公共源極區(qū)602。襯底601可以包括凹入部A。凹入部A可以包括底表面603、以及彼此面對的第一和第二側(cè)壁 605、606。第一和第二側(cè)壁605和606中任一個可以向著凹入部A的底表面603傾斜。例如，第一側(cè)壁605和第二側(cè)壁606可以具有相對于底表面603的在50到90度范圍中的角度。第一側(cè)壁605相對于底表面603的斜率可以等于第二側(cè)壁606相對于底表面603的斜率。備選地，第一側(cè)壁605相對于底表面603的斜率可以不同于第二側(cè)壁606相對于底表面603的斜率。襯底601可以包括從第一和第二側(cè)壁605、606延伸的凸出部B。凸出部B 的頂表面可以與凹入部A的底表面503平行?？梢酝ㄟ^對襯底601的蝕刻工藝來定義襯底 601的凹入部A和凸出部B。備選地，如參照圖15B描述的，凸出部B可以由襯底601上的絕緣層604定義。襯底601可以包括單元區(qū)α和周邊電路區(qū)β。可以在單元區(qū)α中放置存儲單元。周邊電路區(qū)β可以包括周邊電路?，F(xiàn)在描述襯底601的單元區(qū)α。單元區(qū)α可以包括與凹入部A的第一側(cè)壁605 相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁606相鄰的第二接觸區(qū)CR2。在襯底601的單元區(qū) α中，可以放置參照圖15Α描述的存儲單元。導(dǎo)電圖案GSL、WL1-WL4、SSL中任一個的接觸傾斜部CT和偽傾斜部DCT可以具有相對于底部分BP的斜坡。與其中放置了接觸傾斜部CT的接觸區(qū)相鄰的側(cè)壁與底表面603之間的角度可以等于接觸傾斜部CT與底部分BP之間的角度。例如，對于第一字線WLl，接觸傾斜部CT相對于底部分BP的斜率可以等于第二側(cè)壁606相對于底表面603的斜率。當(dāng)?shù)谝粋?cè)壁605和第二側(cè)壁606相對于底表面603的斜率彼此不同時，在任何一種導(dǎo)電圖案中，接觸傾斜部相對于底部分BP的斜率可以不同于偽傾斜部DCT相對于底部分BP的斜率。現(xiàn)在描述襯底601的周邊電路區(qū)β。在襯底601的周邊電路區(qū)β中，可以放置參照圖15Α描述的周邊電路。備選地，如上所述，在襯底是參照圖15Β描述的襯底的情況下，可以添加半導(dǎo)體層672。(用于形成根據(jù)第六實施例的半導(dǎo)體器件的方法)現(xiàn)在描述用于形成第六實施例的半導(dǎo)體器件的方法。圖16Α到161是用于說明形成根據(jù)本發(fā)明構(gòu)思第六實施例的半導(dǎo)體器件的方法的橫截面圖。參照圖16Α，提供了襯底601。襯底601可以包括凹入部Α。凹入部A可以包括底表面603、以及彼此面對的第一和第二側(cè)壁605、606。襯底601可以包括從第一和第二側(cè)壁 605、606開始延伸的凸出部B。凸出部B的頂表面可以與凹入部A的底表面平行。可以通過部分地蝕刻襯底中對應(yīng)于凹入部A的一部分，來定義襯底601的凹入部A和凸出部B。在這種情況下，襯底601可以是一體的襯底。襯底601可以包括單元區(qū)α和周邊電路區(qū)β?？梢栽趩卧獏^(qū)α中放置存儲單元。單元區(qū)α可以包括凹入部A和凸出部B。周邊電路區(qū)β可以包括周邊電路。周邊電路區(qū)β可以包括凸出部B。單元區(qū)α可以包括與凹入部A的第一側(cè)壁605相鄰的第一接觸區(qū)CR1、以及與第二側(cè)壁606相鄰的第二接觸區(qū)CR2。單元陣列區(qū)CAR可以放置在第一接觸區(qū)CRl與第二接觸區(qū)CR2之間。S卩，第一接觸區(qū)CRl與第二接觸區(qū)CR2可以彼此分隔開來，中間夾有單元陣列區(qū)CAR。襯底601可以是單晶硅半導(dǎo)體襯底(例如，ρ型硅晶片)。襯底601可以包括阱，
38該阱可以通過向襯底601中引入摻雜劑來形成?？梢酝ㄟ^包括離子注入或等離子體注入的摻雜工藝來引入摻雜劑?？梢栽谝r底601的上部分中提供公共源極區(qū)602。可以通過向阱中摻雜摻雜劑來形成公共源極區(qū)602。公共源極區(qū)602可以包括導(dǎo)電類型不同于阱的導(dǎo)電類型的摻雜劑。在本發(fā)明的一個實施例中，公共源極區(qū)可以形成在溝槽的底部區(qū)域中。例如，阱可以包括P型摻雜劑，公共源極區(qū)602可以包括η型摻雜劑?？梢栽谝r底601的凹入部A中交替地堆疊犧牲層SC1-SC6和絕緣層610-615。例如，可以順序地形成第一犧牲層SC1、第一柵極間絕緣層610、第二犧牲層SC2、第二柵極間絕緣層611、第三犧牲層SC3、第三柵極間絕緣層612、第四犧牲層SC4、第四柵極間絕緣層 613、第五犧牲層SC5、第五柵極間絕緣層614、第六犧牲層SC6和串選擇絕緣層615。犧牲層SC1-SC6和絕緣層610-615也可以形成在凸出部B的頂表面上。犧牲層SC1-SC6和絕緣層610-615中每一個均可以包括在凹入部A的底表面603上方放置的底部分、以及在第一側(cè)壁605和第二側(cè)壁606上延伸的側(cè)壁部分。犧牲層的材料可以是能夠被有選擇地去除的材料。例如，犧牲層包括氮化硅，其可以通過磷酸或含酸的磷，有選擇地被去除。絕緣層610-615可以包括二氧化硅層。犧牲層SC1-SC6可以由能夠?qū)⒔^緣層 610-615的蝕刻最小化并且能夠有選擇地被去除的材料形成。例如，犧牲層SC1-SC6可以包括氮化硅層?？梢酝ㄟ^使用凸出部B的頂表面作為蝕刻停止層，來執(zhí)行平面化工藝?？梢酝ㄟ^ 使用回蝕或化學(xué)機械拋光(CMP)之一，來執(zhí)行平面化工藝。凸出部B的頂表面可以是與絕緣層610-615的側(cè)壁部分的頂表面同平面的。犧牲層SC1-SC6的側(cè)壁部分的頂表面可以是與絕緣層610-615的側(cè)壁部分的頂表面以及凸出部B的頂表面同平面的。參照圖16Β，可以通過對交替堆疊的絕緣層610-615和犧牲層SC1-SC6進行圖案化，來形成將襯底601的凹入部A的底表面603暴露出來的第一開口 620?？梢酝ㄟ^各向異性蝕刻技術(shù)來執(zhí)行用于形成開口 620的圖案化。第一開口 620可以暴露出凹入部A的底表面603、絕緣層610-615的側(cè)壁以及犧牲層SC1-SC6的側(cè)壁。參照圖16C，可以形成覆蓋了開口 620的內(nèi)壁的有源區(qū)ΑΡ?？梢酝ㄟ^使用化學(xué)汽相沉積或原子層沉積(ALD)來服帖地覆蓋開口 620的內(nèi)壁，來形成有源區(qū)ΑΡ?？梢詫⒂性?區(qū)AP形成為與有源區(qū)AP接觸的襯底601的導(dǎo)電類型相同的導(dǎo)電類型，以使有源區(qū)AP可以與襯底601電連接。例如，有源區(qū)AP可以包括單晶硅，其與襯底601連續(xù)，而無任何晶體缺陷。為此目的，可以使用外延技術(shù)之一，從暴露出的襯底601中生長有源區(qū)ΑΡ。可以用絕緣材料624 (例如，二氧化硅，氮化硅或空氣)來填充第一開口 620的剩余空間。可以在有源區(qū)AP的上部分處形成漏極區(qū)623。有源區(qū)的形狀可以是柱形、管狀或條面形的。可以通過對絕緣層610-615和犧牲層SC1-SC6進行圖案化，來形成預(yù)備柵極分離區(qū)，該預(yù)備柵極分離區(qū)將襯底601的凹入部A的底表面603暴露出來。可以在沿第二方向相鄰的有源區(qū)AP之間形成預(yù)備柵極分離區(qū)(見圖14)。可以通過預(yù)備柵極分離區(qū)，暴露出絕緣層610-615的側(cè)壁以及犧牲層SC1-SC6的側(cè)壁。預(yù)備柵極分離區(qū)的形成可以與第一開口 620的形成相同。參照圖16D，可以去除通過預(yù)備柵極分離區(qū)而暴露出的犧牲層SC1-SC6?？梢孕纬?將犧牲層暴露出來的溝槽(未示出)，并使用由溝槽形成的區(qū)域，來執(zhí)行去除犧牲層。可以在絕緣層610-615之間形成將有源區(qū)AP的側(cè)壁暴露出的柵極區(qū)630?？梢允褂萌缦挛g刻方
39法來去除犧牲層SC1-SC6 該蝕刻方法具有相對于絕緣材料624的蝕刻選擇性?？梢允褂酶?法或濕法蝕刻、各向異性蝕刻或兩者，來執(zhí)行對犧牲層SC1-SC6的去除。此時，被填充的有源區(qū)AP和絕緣材料的核心部分可以作為支撐部，用于為柵極間層來支持絕緣層610-615。參照圖16E，可以在其中形成有柵極區(qū)630的獲得的襯底上服帖地形成包括信息存儲層640的層。可以在通過柵極區(qū)630暴露出的有源區(qū)AP側(cè)壁上形成信息存儲層640。包含信息存儲層640的層可以形成在凸出部B的頂表面上、串選擇絕緣層615的頂表面上、絕緣層610-615的通過柵極區(qū)630暴露出的部分上。再次參照圖6，描述形成信息存儲層640的方法。信息存儲層640的形成可以包括形成覆蓋了有源區(qū)AP側(cè)壁的隧道絕緣層242，形成覆蓋了隧道絕緣層242的電荷存儲層244，以及形成覆蓋了電荷存儲層244的阻擋層。再次參考圖16E，可以在信息存儲層640上形成預(yù)備柵極導(dǎo)電層650，預(yù)備柵極導(dǎo) 電層650填充預(yù)備柵極分離區(qū)和柵極區(qū)。預(yù)備柵極導(dǎo)電層650可以包括選自如下組中至少一種多晶硅層、硅化物層和金屬層，使用提供了超級階梯覆蓋(superior step coverage) 的化學(xué)汽相沉積(CVD)或原子層沉積(ALD)，來形成預(yù)備柵極導(dǎo)電層650。同時，因為信息存儲層640也形成在襯底601上，所以可以將預(yù)備柵極導(dǎo)電層650與襯底601電分離。參照圖16F，在形成預(yù)備柵極導(dǎo)電層650之后，可以執(zhí)行蝕刻工藝。可以使用濕法蝕刻、干法蝕刻或兩者，來執(zhí)行該蝕刻工藝?？梢匀コ谕钩霾緽的頂表面上的預(yù)備柵極導(dǎo) 電層650和信息存儲層640?？梢匀コA(yù)備柵極分離區(qū)的預(yù)備柵極導(dǎo)電層650。本實施例中隨后的工藝過程與圖13F到13G中示出的實施例中的那些類似。通過對預(yù)備柵極導(dǎo)電層650圖案化，可以形成導(dǎo)電圖案651^、11^1-11^4、551^。導(dǎo)電圖案GSL、WL1_WL4、SSL可以包括在凹入部A的底表面603上方放置的底部分 BP。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括從底部分BP的一端開始在第一側(cè)壁605和第二側(cè)壁606之一上延伸的接觸傾斜部CT。其中放置了導(dǎo)電圖案中任一導(dǎo)電圖案的接觸傾斜部的接觸區(qū)可以不同于其中放置了與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的接觸傾斜部的接觸區(qū)。接觸傾斜部CT的暴露的頂表面可以是與凸出部B的頂表面同平面的。導(dǎo)電圖案GSL、WL1-WL4、SSL可以包括偽傾斜部DCT，其從底表面603上的底部分 BP的另一端開始，在第一側(cè)壁605和第二側(cè)壁606中另一側(cè)壁上延伸。其中放置了導(dǎo)電圖案GSL、WL1-WL4、SSL中任一導(dǎo)電圖案的偽傾斜部的接觸區(qū)可以不同于其中放置了與所述任一導(dǎo)電圖案相鄰的另一導(dǎo)電圖案的偽傾斜部的接觸區(qū)。導(dǎo)電圖案GSL、WL1-WL4、SSL中每一個均可以包括一個接觸傾斜部CT和一個偽傾斜部DCT?？梢孕纬筛采w接觸傾斜部的暴露的頂表面的掩膜圖案660。掩膜圖案660可以暴露出偽傾斜部DCT。掩膜圖案660的形成可以包括在襯底601上形成掩膜層，并對掩膜層進行圖案化。掩膜圖案660可以包括如下材料該材料具有相對于導(dǎo)電圖案GSL、WL1-WL4、 SSL和絕緣層610-615的蝕刻選擇性。例如，掩膜圖案660可以包括氮化硅層或光刻膠圖案。參照圖16G，可以通過使用掩膜圖案660作為蝕刻掩膜，部分地蝕刻偽傾斜部DCT。結(jié)果，可以形成偽凹部(dummy recess portion)662。偽傾斜部DCT的長度可以比接觸傾斜部CT的長度短。由于偽凹部662，可以部分地暴露出絕緣層610-615的側(cè)壁?？梢酝ㄟ^使用如下蝕刻方法來執(zhí)行對偽傾斜部DCT的蝕刻在該蝕刻方法中，導(dǎo)電圖案GSL、WL1-WL4、SSL的蝕刻率比掩膜圖案660和絕緣層610-615的蝕刻率高。然后，可以除去掩膜圖案660。參照圖16H，可以形成偽絕緣層圖案664，該偽絕緣層圖案664填充偽凹部662。偽絕緣層圖案664的形成可以包括在襯底601上形成偽絕緣層；以及通過使用凸出部B的頂表面或串選擇絕緣層615的頂表面來作為蝕刻停止層，來執(zhí)行平面化工藝。偽絕緣層圖案 664的頂表面可以是與凸出部B的頂表面同平面的。偽絕緣層圖案664的頂表面可以是與串選擇絕緣層615和接觸傾斜部CT的頂表面同平面的?？梢栽谕钩霾緽的頂表面上形成柵極絕緣層674?？梢酝ㄟ^熱氧化工藝來形成柵極絕緣層674。柵極絕緣層674可以包括二氧化硅層，該二氧化硅層的厚度在大約40埃到大約300埃的范圍內(nèi)。在通過熱氧化工藝形成柵極絕緣層674的情況下，可以在暴露出的單元區(qū)α的導(dǎo)電圖案GSL、WL1-WL4、SSL的接觸傾斜部CT的頂表面上形成氧化層。因此，在形成柵極絕緣層674之前，可以附加地形成覆蓋了凹入部A并且暴露出凸出部B的掩膜層。該掩膜層可以是絕緣層。柵極電極676可以形成在柵極絕緣層674上?？梢栽跂艠O電極676兩側(cè)在凸出部 B中形成源極和漏極區(qū)673。源極和漏極區(qū)673可以是用高濃度摻雜劑摻雜的區(qū)域。參照圖161，可以在柵極電極676的兩個側(cè)壁上形成柵極間隔部678?？梢孕纬?覆蓋襯底601的整個表面的第一層間絕緣層680。第一層間絕緣層680可以包括二氧化硅層。可以通過蝕刻第一層間絕緣層680，來形成接觸開口 682、位線開口 684和周邊電路開口 686，它們分別暴露出接觸傾斜部CT的頂表面、漏極區(qū)623以及周邊電路區(qū)β的柵極電極676。也可以形成將周邊電路區(qū)β的源極和漏極區(qū)673暴露出來的開口。蝕刻第一層間絕緣層680可以包括使用各向異性蝕刻，來蝕刻第一層間絕緣層680。如上所述，在通過熱氧化工藝形成柵極絕緣層674，在單元區(qū)α的導(dǎo)電圖案GSL、 WL1-WL4、SSL的接觸傾斜部CT的頂表面上形成掩膜層的情況下，可以蝕刻掩膜層，以暴露接觸傾斜部，同時蝕刻第一層間絕緣層680?；蛘撸谕ㄟ^熱氧化工藝形成柵極絕緣層674，但由于未在導(dǎo)電圖案GSL、WL1-WL4、SSL的接觸傾斜部CT的頂表面上形成掩膜層，從而在導(dǎo) 電圖案GSL、WL1-WL4、SSL的接觸傾斜部CT的頂表面上形成氧化層的情況下，可以蝕刻該氧化層以暴露接觸傾斜部CT，同時蝕刻第一層間絕緣層680。再次參照圖15A，可以形成接觸插塞GCP、CP、位線接觸插塞BLCP和周邊電路接觸插塞PCP，它們分別填充接觸開口 682、位線開口 684和周邊電路開口 686。接地選擇接觸插塞GCP可以與接地選擇線GSL的接觸傾斜部CT電連接。字線接觸插塞CP可以與字線WL1-WL4電連接。接觸插塞GCP、CP中的每一個均可以包括電導(dǎo)率比導(dǎo)電圖案GSL、WL1-WL4的電導(dǎo)率高的材料。周邊電路接觸插塞PCP可以與柵極電極676電連接。周邊電路接觸插塞PCP可以包括電導(dǎo)率比柵極電極676的電導(dǎo)率高的材料。例如，接觸插塞GCP、CP、位線接觸插塞BLCP和周邊電路接觸插塞PCP可以包括鎢?？梢栽诮拥剡x擇接觸插塞GCP上形成第二導(dǎo)線ML2?？梢栽谧志€接觸插塞CP上形成第一導(dǎo)線MLl?？梢栽谖痪€接觸插塞BLCP上形成位線BL?？梢栽谥苓呺娐方佑|插塞 PCP上形成第四導(dǎo)線ML4。第二導(dǎo)線ML2、第一導(dǎo)線ML1、位線BL和第四導(dǎo)線ML4的形成可以包括在第一層間絕緣層680上形成導(dǎo)電層，并對導(dǎo)電層進行圖案化?？梢孕纬傻诙娱g絕緣層690，其覆蓋了第二導(dǎo)線ML2、第一導(dǎo)線MLl和第四導(dǎo)線 ML4。第二層間絕緣層690可以包括與第一層間絕緣層680的材料相同的材料。可以形成
41串選擇接觸插塞SCP，其穿透第二層間絕緣層690，并填充將串選擇線SSL的接觸傾斜部暴露的開口。串選擇接觸插塞SCP可以包括電導(dǎo)率高于串選擇線SSL的電導(dǎo)率的材料。可以在串選擇接觸插塞SCP上形成第三導(dǎo)線ML3。第三導(dǎo)線ML3的形成可以包括在第二層間絕緣層690上形成導(dǎo)電層，并對導(dǎo)電層進行圖案化。這樣，可以提供參照圖15A描述的半導(dǎo) 體器件?，F(xiàn)在描述用于形成根據(jù)修改示例的半導(dǎo)體器件的方法?，F(xiàn)在描述用于形成參照圖 15B描述的、根據(jù)本發(fā)明構(gòu)思第六實施例的修改示例的半導(dǎo)體器件的方法。參照圖15B，在參照圖16A到161和15A描述的形成半導(dǎo)體器件的方法中，襯底600 的凹入部A和凸出部B的形成可以包括在襯底600上形成絕緣層604，對凹入部A上的絕緣層604進行蝕刻，以及保留在凸出部B上的絕緣層604。在參照圖15B描述的形成周邊電路的方法中，可以在周邊電路區(qū)β的凸出部B上形成半導(dǎo)體層672。例如，可以通過在凸出部B的頂表面接合半導(dǎo)體層672，或者生長半導(dǎo) 體層672，來形成半導(dǎo)體層672。例如，半導(dǎo)體層672可以包括單晶硅或多晶硅?？梢栽诎?導(dǎo)體層672上形成柵極絕緣層674?，F(xiàn)在描述用于形成參照圖15C描述的、根據(jù)本發(fā)明構(gòu)思第六實施例的另一修改示例的半導(dǎo)體器件的方法。參照圖15C，在參照圖16Α到161以及圖15Α描述的形成半導(dǎo)體器件的方法中，可以將第一側(cè)壁605和第二側(cè)壁606中的至少一個形成為相對于底表面603 傾斜。在這種情況下，可以將接觸傾斜部CT和偽傾斜部DCT形成為相對于底表面603和底部分BP傾斜?？梢詫⒔^緣層610-615的側(cè)壁部分形成為相對于底表面603傾斜?？梢岳脜⒄請D12Α到12C以及圖13Α到13Η描述的用于形成半導(dǎo)體器件的方法，來形成根據(jù)本發(fā)明構(gòu)思第一到第三實施例的半導(dǎo)體器件?？梢岳脜⒄請D15Α到15C以及圖16Α到161描述的用于形成半導(dǎo)體器件的方法，來形成根據(jù)本發(fā)明構(gòu)思第二和第四實施例的半導(dǎo)體器件?，F(xiàn)在描述本發(fā)明構(gòu)思的應(yīng)用示例。圖17是包括根據(jù)本發(fā)明構(gòu)思實施例的半導(dǎo)體器件的存儲系統(tǒng)的框圖。參照圖17，存儲系統(tǒng)1100可應(yīng)用于個人數(shù)據(jù)助理(PDA)、便攜式計算機、web書寫板、無線電話、移動電話、數(shù)字音樂播放器、存儲卡、以及其他任何能夠發(fā)送和/或接收數(shù)據(jù) 無線環(huán)境的設(shè)備。存儲系統(tǒng)1100包括控制器1110、輸入/輸出設(shè)備1120 (例如，鍵區(qū)、鍵盤和顯示器)、存儲器1130、接口 1140以及總線1150。存儲器1130和接口 1140通過總線1150彼此通信?？刂破?110包括至少一個微處理器、數(shù)字信號處理器、微控制器或其他類似處理器設(shè)備。存儲器1130可以用于存儲由控制器1110執(zhí)行的命令。輸入/輸出設(shè)備1120可以從/向存儲系統(tǒng)1100的外部設(shè)備接收/輸出數(shù)據(jù)或信號。例如，輸入/輸出設(shè)備1120 可以包括鍵盤、鍵區(qū)或顯示設(shè)備。存儲器1130包括根據(jù)本發(fā)明構(gòu)思的非易失性存儲器件。存儲器1130還可以包括非易失性隨機存取存儲器和其他類型的存儲器。接口 1140用于向/從通信網(wǎng)絡(luò)發(fā)送/接收數(shù)據(jù)。圖18是具有根據(jù)本發(fā)明構(gòu)思實施例的半導(dǎo)體器件的存儲卡的示例框圖。參照圖18，用于支持大容量數(shù)據(jù)存儲的存儲卡1200上安裝有根據(jù)本發(fā)明構(gòu)思的閃速存儲器件 1210。存儲卡1200包括存儲控制器1220，用于控制主機與閃速存儲器件1210之間的數(shù)據(jù)交換。SRAM 1221用作處理單元1222的工作存儲器。主機接口 1223具有針對與存儲卡 1200連接的主機的數(shù)據(jù)交換協(xié)議。誤差校正塊1224檢測并校正從多位閃速存儲器件1210 讀取的數(shù)據(jù)中的誤差。存儲器接口 1225與閃速存儲器件1210進行接口連接。處理單元 1222執(zhí)行針對存儲控制器1220的數(shù)據(jù)交換的控制操作。雖然圖18中未示出，但是本領(lǐng)域技術(shù)人員將容易理解，存儲卡1200還可以包括R0M(未示出)，用于存儲與主機進行接口的代碼數(shù)據(jù)。圖19是安裝有根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體器件的信息處理系統(tǒng)的示例框圖。參照圖19，本發(fā)明構(gòu)思的閃速存儲器件1310安裝在例如移動設(shè)備或臺式計算機等信息處理系統(tǒng)1300上。信息處理系統(tǒng)1300包括閃速存儲系統(tǒng)1310、調(diào)制解調(diào)器1320、中央處理單元 (CPU) 1330、隨機存取存儲器(RAM) 1340、以及用戶接口 1350，它們與系統(tǒng)總線1360電連接。可以像上述存儲系統(tǒng)或閃速存儲系統(tǒng)的結(jié)構(gòu)一樣，以實質(zhì)上相同的結(jié)構(gòu)來配置閃速存儲系統(tǒng)1310。由CPU 1330處理的或從外部設(shè)備接收的數(shù)據(jù)存儲在閃速存儲系統(tǒng)1310中。這里，閃速存儲系統(tǒng)1310可以配置為包括固態(tài)驅(qū)動(SSD)。在這種情況下，信息處理系統(tǒng)1300 可以在閃速存儲系統(tǒng)1310中穩(wěn)定地存儲大量數(shù)據(jù)。隨著可靠性的增強，閃速存儲系統(tǒng)1310 可以減少用于誤差校正的資源，從而為信息處理系統(tǒng)1300提供高速數(shù)據(jù)交換功能。雖然圖 19未示出，但是本領(lǐng)域技術(shù)人員容易理解，信息處理系統(tǒng)1300還可以包括應(yīng)用芯片集、攝像機圖像處理器(CIS)和輸入/輸出設(shè)備。此外，可以采用多種類型的封裝來安裝根據(jù)本發(fā)明構(gòu)思實施例的閃速存儲器或閃速存儲系統(tǒng)。根據(jù)本發(fā)明構(gòu)思實施例的閃速存儲器或閃速存儲系統(tǒng)的封裝示例可以包括層疊封裝(PoP)，球柵陣列封裝(BGA)，片尺寸封裝(CSP)，塑料有引線芯片載體(PLCC)，塑料雙列直插式封裝(PDIP)，多芯片封裝(MCP)，晶片級封裝(WP)，晶片級制造封裝(WFP)，晶片級工藝堆疊封裝(WSP)，窩伏爾組件中晶元(adie in waffle pack)，晶片中晶元形式(a die in wafer form)，板上芯片封裝(COB)，陶瓷雙列直插式封裝(CERDIP)，塑料公制(標(biāo) 準(zhǔn))方型扁平式封裝(MQFP)，薄型方型扁平式封裝(TQFP)，小外型封裝(SOP)，縮小外型封裝(SSOP)，薄型小外型封裝(TSOP)，薄型方型扁平式封裝(TQFP)，系統(tǒng)封裝(SIP)。圖20是根據(jù)本發(fā)明構(gòu)思的非易失性存儲器件的框圖。參照圖20，根據(jù)本發(fā)明構(gòu)思的非易失性存儲器件1400包括存儲單元陣列1430、控制邏輯電路1440、電壓產(chǎn)生器1410、在單元陣列1430的每一側(cè)放置的解碼電路1420 (行解碼器)、以及頁緩沖器1450。該半導(dǎo) 體存儲器件可以包括襯底；在襯底上放置并且實質(zhì)上沿襯底的法線方向的存儲串，存儲串包括多個存儲單元；多條字線；以及至少兩個行解碼器。多條字線具有與存儲串的第一側(cè)的一個行解碼器電連接的第一組字線、以及與存儲串的第二側(cè)的另一行解碼器電連接的第二組字線。在一側(cè)和另一個側(cè)，在單元陣列部分的一個邊緣外部延伸的互連可以連接至兩側(cè)的行解碼器。在這方面，第一行解碼器可以連接至在存儲串的第一側(cè)的一組串選擇線 (SSL)，第二行解碼器連接至在存儲串的第二側(cè)的另一組SSL。備選地，兩個行解碼器中任一個連接至所有的串選擇線(SSL)。存儲單元陣列1400包括以行(或字線)和列(或位線)的矩陣配置排列的存儲單元。存儲單元可以排列成具有NAND或NOR結(jié)構(gòu)。在NAND結(jié)
43構(gòu)中，每個存儲單元串包括串聯(lián)的晶體管。容易理解，本發(fā)明構(gòu)思可以應(yīng)用于如下半導(dǎo)體器件其具有字線WLl-WLn，其邊緣形成為階梯形式，以使導(dǎo)電插塞連接每條字線?？刂七壿嬰娐?440配置為控制非易失性存儲器件1400的整體操作。在示例實施例中，控制邏輯電路1440控制一系列程序有關(guān)的操作。例如，控制邏輯電路1440可以是存儲了程序序列的狀態(tài)機。但是，對于本領(lǐng)域技術(shù)人員顯而易見的是，控制邏輯電路1440不局限于這里公開的內(nèi)容。例如，控制邏輯電路1440可以配置為控制擦除操作和讀取操作。在控制邏輯電路1440的控制下，電壓產(chǎn)生器1410產(chǎn)生要施加至所選的字線、未選的字線、串選擇線SSL、接地選擇線GSL以及公共源極線CSL的電壓。此外，電壓產(chǎn)生器 1410可以產(chǎn)生程序電壓Vpgm、通過電壓(pass voltage) Vpass、讀電壓Vread以及驗證讀電壓 Vvfy。在控制邏輯電路1440的控制下，響應(yīng)于行地址，驅(qū)動所選的字線、未選的字線、串選擇線SSL、接地選擇線GSL以及公共源極線CSL。解碼電路1420使用電壓產(chǎn)生器1410產(chǎn)生的電壓，驅(qū)動上述線。例如，在程序操作中，解碼電路1420將程序電壓Vpgm和通過電壓Vpass分別施加至所選的字線和未選的字線。頁緩沖器1450操作為讀出放大器或?qū)戲?qū)動器。在讀操作中，頁緩沖器1450從存儲單元陣列1430中讀取數(shù)據(jù)。具體而言，頁緩沖器1450感應(yīng)位線電壓，根據(jù)位線電壓的電平區(qū)分數(shù)據(jù)，并在其中存儲區(qū)分的數(shù)據(jù)。根據(jù)本發(fā)明構(gòu)思實施例，可以在半導(dǎo)體襯底上均勻地堆疊至少兩個有源條 (active bar)，而不會出現(xiàn)電連接故障。因此，可以提高以這種結(jié)構(gòu)形成的多個單元的分散性。換言之，可以實現(xiàn)適合高集成度并且具有增強電特性的非易失性存儲器件。上述主題內(nèi)容是被視為是示例性的，非限制性的，所附權(quán)利要求旨在覆蓋落入本發(fā)明構(gòu)思的真實精神和范圍內(nèi)的所有修改、改進和其他實施例。因此，在法律允許的最大程度上，通過對所附權(quán)利要求及其他等同物的最廣義的解釋，來確定本發(fā)明構(gòu)思的范圍，并且本發(fā)明構(gòu)思的范圍不應(yīng)局限于或受限于前述具體的優(yōu)選實施例的描述。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括實質(zhì)上平面狀的襯底；相對于襯底垂直的存儲串，該存儲串包括多個存儲單元；以及多條字線，每條字線包括實質(zhì)上平行于襯底且連接至存儲串的第一部分、以及相對于襯底實質(zhì)上傾斜的第二部分；其中，多條字線中的第一組與放置在存儲串的第一側(cè)的第一導(dǎo)線電連接，多條字線中的第二組與放置在存儲串的第二側(cè)的第二導(dǎo)線電連接。
2.根據(jù)權(quán)利要求1所述的器件，其中，沿著從存儲串的頂部到底部的方向，彼此交替地放置第一組字線中的字線和第二組字線中的字線。
3.根據(jù)權(quán)利要求1所述的器件，其中，伸長的存儲串的傾斜角是實質(zhì)上相對于平面襯底成90度，并且存儲串的第一側(cè)與存儲串的第二側(cè)相對。
4.根據(jù)權(quán)利要求1所述的器件，其中，多條字線中每一條字線的第一部分彼此平行。
5.根據(jù)權(quán)利要求4所述的器件，其中，在存儲串的第一側(cè)，多條字線中每一條字線的第二部分彼此平行，以及在存儲串的第二側(cè)，多條字線中每一條字線的第二部分彼此平行。
6.根據(jù)權(quán)利要求1所述的器件，其中，交替的第一字線分別放置在從存儲串頂部到底部計數(shù)情況下奇數(shù)編號的存儲單元上，交替的第二字線分別放置在從存儲串頂部到底部計數(shù)情況下偶數(shù)編號的存儲單元上。
7.根據(jù)權(quán)利要求6所述的器件，還包括絕緣帽，放置在存儲串的第一側(cè)的偶數(shù)編號的字線的第二部分的抬高的端部處、以及在存儲串的第二側(cè)的奇數(shù)編號的字線的第二部分的抬高的端部處。
8.根據(jù)權(quán)利要求1所述的器件，還包括第三組字線，連接至放置在存儲串的第三側(cè)上的第三導(dǎo)線，其中，第一組字線分別連接至從存儲串項部到底部計數(shù)情況下模3余1編號的存儲單元，第二組字線分別連接至從存儲串頂部到底部計數(shù)情況下模3余2編號的存儲單元，第三組字線分別連接至從存儲串頂部到底部計數(shù)情況下模3余0編號的存儲單元。
9.根據(jù)權(quán)利要求1所述的器件，其中，多個存儲單元中的每一個及其相應(yīng)的字線占據(jù) 與襯底平面平行放置的不同平面。
10.根據(jù)權(quán)利要求9所述的器件，其中，在存儲串的不同側(cè)上，字線的放置在相同平面中的毗鄰部分電連接成一條字線。
11.根據(jù)權(quán)利要求1所述的器件，其中，襯底是水平的，存儲串是垂直的，該器件還包括周邊區(qū)，放置在平面襯底的上方。
12.根據(jù)權(quán)利要求1所述的器件，還包括用于接觸焊盤的多個導(dǎo)電圖案，位于多條字線中交替的第一字線與第一導(dǎo)線之間，以及在多條字線中交替的第二字線與第二導(dǎo)線之間。
13.根據(jù)權(quán)利要求12所述的器件，還包括放置在平面襯底上方的周邊區(qū)。
14.根據(jù)權(quán)利要求13所述的器件，其中，該周邊區(qū)放置在與導(dǎo)電圖案的下表面相同的水平上。
15.根據(jù)權(quán)利要求1所述的器件，其中，字線的傾斜的第二部分放置為相對于襯底成大約50到大約90度之間的傾斜角。
16.根據(jù)權(quán)利要求1所述的器件，其中，傾斜的第二部分從每條字線的第一部分的兩端開始延伸，來自每條字線的每一對傾斜的第二部分中的一個以絕緣帽終止。
17.根據(jù)權(quán)利要求1所述的器件，還包括多條位線，放置為與存儲串和字線中的每一個都實質(zhì)上垂直。
18.根據(jù)權(quán)利要求1所述的器件，還包括放置在平面襯底上的腔室，其中該腔室包括襯底中的硅Si凹部，伸長的存儲串和伸長的字線放置在該Si凹部中。
19.根據(jù)權(quán)利要求1所述的器件，還包括放置在平面襯底上的腔室，其中該腔室包括放置在襯底之上的絕緣壁，伸長的存儲串和伸長的字線可以放置在該絕緣壁的周邊內(nèi)。
20.根據(jù)權(quán)利要求1所述的器件，其中，伸長的字線包括金屬或硅化物。
21.根據(jù)權(quán)利要求1所述的器件，其中，包括多個存儲單元的存儲串是實質(zhì)上柱形的、管狀的或條面狀的。
22.根據(jù)權(quán)利要求6所述的器件，還包括至少兩個行解碼器，一個行解碼器放置在奇數(shù) 編號的存儲單元一側(cè)，另一個行解碼器放置在偶數(shù)編號的存儲單元一側(cè)。
23.根據(jù)權(quán)利要求22所述的器件，其中，兩個行解碼器中的第一行解碼器連接至偶數(shù) 或奇數(shù)串選擇線SSL、以及偶數(shù)字線，第二行解碼器連接至奇數(shù)或偶數(shù)SSL、以及奇數(shù)字線。
24.根據(jù)權(quán)利要求22所述的器件，其中，兩個行解碼器中的第一行解碼器連接至所有串選擇線SSL、以及偶數(shù)或奇數(shù)字線，第二行解碼器連接至奇數(shù)或偶數(shù)字線。
25.根據(jù)權(quán)利要求1所述的器件，其中，襯底包括硅，絕緣層包括二氧化硅，字線包括金屬。
26.根據(jù)權(quán)利要求1所述的器件，其中，存儲單元包括控制柵極、第一絕緣區(qū)域、電荷存儲區(qū)域和第二絕緣區(qū)域。
27.根據(jù)權(quán)利要求1所述的器件，其中，存儲單元包括作為控制柵極的金屬柵極、作為阻擋層的高k區(qū)域、作為電荷存儲層的氮化物區(qū)域、以及作為隧道層的氧化物區(qū)域。
28.一種形成半導(dǎo)體存儲器件的方法，包括提供襯底；在襯底上形成腔室；在腔室中沉積多個交替的絕緣層和犧牲層，每一層具有水平的第一部分以及至少一個傾斜的第二部分；形成實質(zhì)上在襯底的法線方向上的孔，該孔延伸通過所述層直到襯底；將垂直傾斜的存儲串沉積到孔中，該存儲串包括多個存儲單元；用導(dǎo)電層分別替代犧牲層，以形成多條伸長的字線；以及將多條字線中交替的第一字線連接至在存儲串的第一側(cè)放置的導(dǎo)線，并將多條字線中交替的第二字線連接至在存儲串的第二側(cè)放置的導(dǎo)線。
29.根據(jù)權(quán)利要求28所述的方法，還包括在存儲串頂部水平處的表面上形成周邊區(qū)。
30.根據(jù)權(quán)利要求28所述的方法，其中，垂直存儲串是條面狀的，該方法還包括形成針對χ切割的溝槽，以將存儲串劃分成兩個平行的串。
31.根據(jù)權(quán)利要求28所述的方法，其中，襯底包括Si，絕緣層包括二氧化硅，字線包括金屬。
32.根據(jù)權(quán)利要求28所述的方法，其中，腔室直接凹進到襯底中。
33.根據(jù)權(quán)利要求28所述的方法，其中，通過在襯底上形成絕緣側(cè)壁，在襯底之上形成腔室。
34.根據(jù)權(quán)利要求28所述的方法，其中，每個存儲單元包括控制柵極、第一絕緣區(qū)域、電荷存儲區(qū)域和第二絕緣區(qū)域。
35.根據(jù)權(quán)利要求28所述的方法，其中，每個存儲單元包括作為控制柵極的金屬柵極、作為阻擋層的高k區(qū)域、作為電荷存儲層的氮化物區(qū)域、以及作為隧道層的氧化物區(qū)域。
36.一種半導(dǎo)體存儲器件，包括襯底；存儲串，放置在襯底上，并實質(zhì)上在襯底的法線方向上，存儲串包括多個存儲單元；以及多條字線，每條字線包括實質(zhì)上平行于襯底且耦接至存儲串的第一部分、以及實質(zhì)上相對于襯底傾斜且向上延伸的第二部分；其中多條字線中交替的第一字線與放置在存儲串的第一側(cè)的第一導(dǎo)線電連接，多條字線中交替的第二字線與放置在存儲串的第二側(cè)的第二導(dǎo)線電連接。
37.一種半導(dǎo)體存儲器件，包括襯底；存儲串，放置在襯底上，并實質(zhì)上在襯底的法線方向上，存儲串包括多個存儲單元；以及多條字線，每條字線包括實質(zhì)上平行于襯底且耦接至存儲串的第一部分、以及實質(zhì)上相對于襯底傾斜且向上延伸的第二部分；其中字線包括與放置在存儲串的第一側(cè)的第一導(dǎo)線有選擇地連接的第一字線、以及與放置在存儲串的第二側(cè)的第二導(dǎo)線有選擇地連接的第二字線。
38.根據(jù)權(quán)利要求37所述的器件，其中，字線包括至少一條偽字線。
39.根據(jù)權(quán)利要求37所述的器件，其中，第一側(cè)具有第一行解碼器，第二側(cè)具有第二行解碼器。
40.一種半導(dǎo)體存儲器件，包括襯底；存儲串，放置在襯底上，并實質(zhì)上在襯底的法線方向上，存儲串包括多個存儲單元；多條字線；以及至少兩個行解碼器；其中，多條字線包括與存儲串的第一側(cè)的一個行解碼器電連接的第一組字線、以及與存儲串的第二側(cè)的另一個行解碼器電連接的第二組字線。
41.根據(jù)權(quán)利要求40所述的器件，其中，第一行解碼器與存儲串的第一側(cè)的一組串選擇線SSL連接，第二行解碼器與存儲串的第二側(cè)的另一組SSL連接。
42.根據(jù)權(quán)利要求40所述的器件，其中，兩個行解碼器中的任一個與所有的串選擇線 SSL連接。
43.一種形成半導(dǎo)體存儲器件的方法，包括提供襯底；在襯底上形成腔室；在腔室中沉積多個交替的絕緣層和導(dǎo)電層，導(dǎo)電層形成多條字線，每一層具有水平的第一部分以及至少一個傾斜的第二部分；形成實質(zhì)上在襯底的法線方向上的孔，該孔延伸通過所述層直到襯底；將垂直傾斜的存儲串沉積到孔中，該存儲串包括多個存儲單元；以及將多條字線中交替的第一字線連接至在存儲串的第一側(cè)放置的接觸焊盤，并將多條字線中交替的第二字線連接至在存儲串的第二側(cè)放置的接觸焊盤。
全文摘要
本發(fā)明提供了一種半導(dǎo)體存儲器件，包括實質(zhì)上平面狀的襯底；相對于襯底垂直的存儲串，該存儲串包括多個存儲單元；以及多條伸長的字線，每條字線包括實質(zhì)上平行于襯底且連接至存儲串的第一部分、以及相對于襯底實質(zhì)上傾斜并且在襯底上延伸的第二部分；其中，多條字線中的第一組與放置在存儲串的第一側(cè)的第一導(dǎo)線電連接，多條字線中的第二組與放置在存儲串的第二側(cè)的第二導(dǎo)線電連接。
文檔編號H01L23/485GK102005456SQ20101026499
公開日2011年4月6日申請日期2010年8月26日優(yōu)先權(quán)日2009年8月26日
發(fā)明者孫炳根, 安永洙, 崔在亨, 崔錫憲, 林周永, 沈善一, 沈載株, 趙源錫, 金敏求, 金漢洙, 金鎮(zhèn)瑚申請人:三星電子株式會社

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