專利名稱：半導(dǎo)體存儲(chǔ)器件及其制造方法
半導(dǎo)體存儲(chǔ)器件及其制造方法技術(shù)領(lǐng)域
本發(fā)明以2009年9月14日申請(qǐng)的日本發(fā)明專利申請(qǐng)案特愿2009-211300為基礎(chǔ) 主張優(yōu)先權(quán)，且將該基礎(chǔ)申請(qǐng)案全部?jī)?nèi)容引用于本發(fā)明。
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件，尤其有關(guān)于一種由SRAM(StaticRandom Access Memoy,靜態(tài)隨機(jī)存取存儲(chǔ)器)所構(gòu)成的半導(dǎo)體存儲(chǔ)器件。
背景技術(shù)：
作為用以推展半導(dǎo)體器件的高集成化、高性能化的解決方案，已知有一種關(guān)于 SGKSurrounding Gate Transistor,環(huán)繞式柵極晶體管)的技術(shù)(揭示于例如日本特開(kāi)平 2-188966號(hào)公報(bào)及日本特開(kāi)平7-99311號(hào)公報(bào))。SGT為一種在半導(dǎo)體襯底表面形成柱 狀半導(dǎo)體層，且于其側(cè)壁以包圍該柱狀半導(dǎo)體層的方式形成柵極的縱型柵極晶體管。在 SGT中，由于將漏極、柵極、源極配置于垂直方向，因此可將占有面積較現(xiàn)有技術(shù)的平 面(planar)型晶體管大幅地縮小。
近年來(lái)，對(duì)于搭載于LSI (Large Scale Integration,大規(guī)模集成電路)的SRAM的大容量化的要求已日趨提高，而期望實(shí)現(xiàn)一種采用所述SGT的具有較小單元(cell)面積 的 SRAM。
圖19A為日本特開(kāi)平7-99311號(hào)公報(bào)的實(shí)施例所示由6個(gè)SGT所構(gòu)成的CMOS 型6T-SRAM的存儲(chǔ)器單元(memory cell)的平面圖，圖19B為圖19A的A_A，剖面圖。 在這些圖中，比特(bit)線801a、801b由η+擴(kuò)散層所形成，接地電位配線GND由η+擴(kuò) 散層802所形成，而電源電位配線Vcc由ρ+擴(kuò)散層803所形成。
在這些擴(kuò)散層上，形成有柱狀硅層，該柱狀硅層分別構(gòu)成用以存取存儲(chǔ)器單 元的存取晶體管(access transistor) (810a、810b)、用以驅(qū)動(dòng)存儲(chǔ)器單元的驅(qū)動(dòng)器晶體管 (driver transistor) (811a、811b) >供給電荷至存儲(chǔ)器單元的負(fù)載晶體管(load transistor) (812a、812b)。再者，以包圍這些柱狀硅層的方式形成有柵極804a、804b、804c、 804d。此外，存儲(chǔ)節(jié)點(diǎn)由配線層807a、807b所構(gòu)成。
在所述存儲(chǔ)器單元6RAM單元)中，由于各晶體管于柱狀硅層上朝縱方向形成 有源極、柵極、漏極，因此可設(shè)計(jì)較小的SRAM單元。
在所述SRAM單元中，電源電位配線803及接地電位配線802形成為最小尺寸程 度時(shí)，可實(shí)現(xiàn)較小單元面積。然而，由于電源電位配線803及接地電位配線802分別由 P+擴(kuò)散層及η+擴(kuò)散層所形成，因此若這些形成為最小尺寸程度，會(huì)形成極高電阻，而難 以使SRAM高速動(dòng)作。針對(duì)此點(diǎn)，為了使SRAM高速動(dòng)作，若將電源電位配線803及接 地電位配線802的尺寸增大，則SRAM單元面積會(huì)增加。
此外，在使用現(xiàn)有技術(shù)的平面型晶體管的SRAM中，電源電位配線及接地電位 配線由低電阻的銅(Cu)配線所形成。因此，在使用SGT的SRAM中，為了要實(shí)現(xiàn)與使 用平面型晶體管的SRAM同等的動(dòng)作速度，需由Cu配線來(lái)形成電源電位配線及接地電位 配線。
以可將SRAM單元面積較CMOS型6T-SRAM更進(jìn)一步縮小的SRAM而言， 已提出一種Loadless4T-SRAM(揭示于例如日本特開(kāi)2000-12705號(hào)公報(bào))。圖1顯示 Loadless4T-SRAM的存儲(chǔ)器單元的等效電路。此SRAM單元由用以存取存儲(chǔ)器的2個(gè) PMOS存取晶體管Qpll、Qp21及用以驅(qū)動(dòng)存儲(chǔ)器的2個(gè)NMOS驅(qū)動(dòng)器晶體管Qnll、Qn21共計(jì)4個(gè)晶體管所構(gòu)成。
以下說(shuō)明存儲(chǔ)節(jié)點(diǎn)Qal存儲(chǔ)有“L”的數(shù)據(jù)，存儲(chǔ)節(jié)點(diǎn)Qbl存儲(chǔ)有“H”的數(shù)據(jù) 時(shí)的數(shù)據(jù)的保持動(dòng)作以作為圖1的存儲(chǔ)器單元的動(dòng)作的一例。在數(shù)據(jù)保持中，字(word) 線WL1、比特線BLl及BLB 1均驅(qū)動(dòng)為“H”電位。存取晶體管Qpll、Qp21的閾值 設(shè)定為較驅(qū)動(dòng)器晶體管Qnll、Qn21的閾值低。此外，存取晶體管Qpll、Qp21的泄 漏(offleak)電流，設(shè)定為例如平均而言較驅(qū)動(dòng)器晶體管Qnll、Qn21的泄漏電流大10倍 至1000倍左右。因此，泄漏電流通過(guò)存取晶體管Qp21從比特線BLBl流通于存儲(chǔ)節(jié)點(diǎn) Qbl,借此保持存儲(chǔ)節(jié)點(diǎn)Qbl的“H”電平(level)。另一方面，存儲(chǔ)節(jié)點(diǎn)Qal的“L” 電平通過(guò)驅(qū)動(dòng)器晶體管Qnll而穩(wěn)定地保持。
在使用SGT時(shí)，也可實(shí)現(xiàn)所述Loadless4T-SRAM較CMOS型6T-SRAM小的 SRAM單元面積。發(fā)明內(nèi)容
(發(fā)明所欲解決的問(wèn)題)
本發(fā)明有鑒于所述情形而研發(fā)，其目的在于實(shí)現(xiàn)一種在使用SGT的 Loadless4T-SRAM中，可將面積縮小，且進(jìn)一步具有充分動(dòng)作裕度(margin)的SRAM單兀。
(解決問(wèn)題的手段)
為了實(shí)現(xiàn)所述目的，本發(fā)明的半導(dǎo)體存儲(chǔ)器件，具備于襯底上排列有4個(gè)MOS 晶體管的靜態(tài)型存儲(chǔ)器單元；
所述4個(gè)MOS晶體管各自為
源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層在襯底上朝垂直方向階層式配置，所 述柱狀半導(dǎo)體層配置于所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，而在所述柱狀半導(dǎo)體層 的側(cè)壁形成有柵極電極；
發(fā)揮作為第1及第2PMOS存取晶體管、及第1及第2NMOS驅(qū)動(dòng)器晶體管的功 能，該第1及第2PMOS存取晶體管供給電荷用以保持存儲(chǔ)器單元數(shù)據(jù)，并且用以存取存 儲(chǔ)器，該第1及第2NMOS驅(qū)動(dòng)器晶體管驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)以讀取存儲(chǔ)器單元的數(shù)據(jù)；
所述第IPMOS存取晶體管及所述第INMOS驅(qū)動(dòng)器晶體管彼此鄰接排列；
所述第2PMOS存取晶體管及所述第2NMOS驅(qū)動(dòng)器晶體管彼此鄰接排列；
在所述襯底，于用以供給電位至該襯底的多個(gè)存儲(chǔ)器單元形成有共通的第1阱 (well)；
在所述第IPMOS存取晶體管的底部所形成的第IP型擴(kuò)散層及在所述第INMOS 驅(qū)動(dòng)器晶體管的底部所形成的第IN型擴(kuò)散層，經(jīng)由形成于各自表面的第1硅化物 (silicide)層而彼此連接；
所述彼此連接的第IP型擴(kuò)散層及第IN型擴(kuò)散層發(fā)揮作為用以保持存儲(chǔ)于存儲(chǔ)器單元的數(shù)據(jù)的第1存儲(chǔ)節(jié)點(diǎn)的功能；
在所述第IN型擴(kuò)散層或第IP型擴(kuò)散層與所述第1阱之間形成有具有與所述第1 阱相反的導(dǎo)電型的第1泄漏防止擴(kuò)散層，以防止所述第IN型擴(kuò)散層或第IP型擴(kuò)散層與所 述第1阱間的泄漏；
所述第1泄漏防止擴(kuò)散層與所述第IP型擴(kuò)散層或第IN型擴(kuò)散層直接連接；
在所述第2PMOS存取晶體管的底部所形成的第2P型擴(kuò)散層及在所述第2NMOS 驅(qū)動(dòng)器晶體管的底部所形成的第2N型擴(kuò)散層，經(jīng)由形成于各自表面的第2硅化物層而彼 此連接；
所述彼此連接的第2P型擴(kuò)散層及第2N型擴(kuò)散層發(fā)揮作為用以保持存儲(chǔ)于存儲(chǔ) 器單元的數(shù)據(jù)的第2存儲(chǔ)節(jié)點(diǎn)的功能；
在所述第2N型擴(kuò)散層或第2P型擴(kuò)散層與所述第1阱之間形成有具有與所述第1 阱相反的導(dǎo)電型的第2泄漏防止擴(kuò)散層，以防止所述第2N型擴(kuò)散層或第2P型擴(kuò)散層與所 述第1阱間的泄漏；
所述第2泄漏防止擴(kuò)散層與所述第2P型擴(kuò)散層或第2N型擴(kuò)散層直接連接。
也可為所述第1泄漏防止擴(kuò)散層形成于所述第IN型擴(kuò)散層與所述第1阱之間， 并且與所述第IP型擴(kuò)散層直接連接，以防止所述第IN型擴(kuò)散層與所述第1阱間的泄 漏；
所述第2泄漏防止擴(kuò)散層形成于所述第2N型擴(kuò)散層與所述第1阱之間，并且與 所述第2P型擴(kuò)散層直接連接，以防止所述第2N型擴(kuò)散層與所述第1阱間的泄漏。
或者，也可為所述第1泄漏防止擴(kuò)散層形成于所述第IP型擴(kuò)散層與所述第1阱 之間，并且與所述第IN型擴(kuò)散層直接連接，以防止所述第IP型擴(kuò)散層與所述第1阱間的 泄漏；
所述第2泄漏防止擴(kuò)散層形成于所述第2P型擴(kuò)散層與所述第1阱之間，并且與 所述第2N型擴(kuò)散層直接連接，以防止所述第2P型擴(kuò)散層與所述第1阱間的泄漏。
此外，在本發(fā)明的優(yōu)選實(shí)施方式中，于所述半導(dǎo)體存儲(chǔ)器件中，將在從所述第1 及第2PMOS存取晶體管的柵極電極延伸的柵極配線上所形成的接觸窗(contact)的至少一 接觸窗，與在從鄰接的存儲(chǔ)器單元的PMOS存取晶體管的柵極電極延伸的柵極配線上所 形成的接觸窗共通化。
此外，在本發(fā)明的另一優(yōu)選實(shí)施方式中，在從發(fā)揮作為所述第1存儲(chǔ)節(jié)點(diǎn)的功 能的所述第1擴(kuò)散層上所形成的所述第INMOS驅(qū)動(dòng)器晶體管的柵極延伸的柵極配線，通 過(guò)與發(fā)揮作為所述第2存儲(chǔ)節(jié)點(diǎn)的功能的所述第2擴(kuò)散層共通的接觸窗連接；
在從發(fā)揮作為所述第2存儲(chǔ)節(jié)點(diǎn)的功能的所述第2擴(kuò)散層上所形成的所述第 2NM0S驅(qū)動(dòng)器晶體管的柵極延伸的柵極配線，通過(guò)與發(fā)揮作為所述第1存儲(chǔ)節(jié)點(diǎn)的功能 的所述第1擴(kuò)散層共通的接觸窗連接。
此外，在本發(fā)明的另一優(yōu)選實(shí)施方式中，形成所述第1及第2NM0S驅(qū)動(dòng)器晶體 管的柱狀半導(dǎo)體層的側(cè)壁周圍長(zhǎng)度，具有形成所述第1及第2PM0S存取晶體管的柱狀半 導(dǎo)體層的側(cè)壁周圍長(zhǎng)度以上的值；
或形成所述第1及第2NM0S驅(qū)動(dòng)器晶體管的柱狀半導(dǎo)體層的側(cè)壁周圍長(zhǎng)度，具 有形成所述第1及第2PM0S存取晶體管的柱狀半導(dǎo)體層的側(cè)壁周圍長(zhǎng)度以下的值。
此外，也可為所述4個(gè)MOS晶體管在所述襯底上排列成2行(row)2列 (column)；
所述第IPMOS存取晶體管排列于第1行第1列；
所述第INMOS驅(qū)動(dòng)器晶體管排列于第2行第1列；
所述第2PMOS存取晶體管排列于第1行第2列；
所述第2NMOS驅(qū)動(dòng)器晶體管排列于第2行第2列。
此外，也可為共有在從所述第1及第2PMOS存取晶體管的柵極電極延伸的柵極 配線上所形成的接觸窗。
此外，也可為在所述4個(gè)MOS晶體管中，
所述第IPMOS存取晶體管與所述第2PM0S存取晶體管鄰接排列；
在與所述第IPMOS存取晶體管與所述第2PM0S存取晶體管的鄰接方向正交的 一方的方向，與所述第IPMOS存取晶體管鄰接而于所述第1擴(kuò)散層上配置第1接觸窗；
在與所述第IPMOS存取晶體管與所述第2PMOS存取晶體管的鄰接方向正交的 另一方的方向，與所述第2PMOS存取晶體管鄰接而于所述第2擴(kuò)散層上配置第2接觸 窗；
在與所述第IPMOS存取晶體管與所述第2PMOS存取晶體管的鄰接方向正交的 一方的方向，所述第INMOS驅(qū)動(dòng)器晶體管與所述第IPMOS存取晶體管鄰接排列；
在與所述第IPMOS存取晶體管與所述第2PMOS存取晶體管的鄰接方向正交的 另一方的方向，所述第2NMOS驅(qū)動(dòng)器晶體管與所述第2PMOS存取晶體管鄰接排列。
此外，也可為在所述4個(gè)MOS晶體管中，
所述第IPMOS存取晶體管與所述第2PMOS存取晶體管鄰接排列；
在與所述第IPMOS存取晶體管與所述第2PMOS存取晶體管的鄰接方向正交的 一方的方向，所述第INMOS驅(qū)動(dòng)器晶體管與所述第IPMOS存取晶體管鄰接排列；
在所述第INMOS驅(qū)動(dòng)器晶體管與所述第IPMOS存取晶體管之間的擴(kuò)散層上形 成有第3接觸窗；
在與所述第IPMOS存取晶體管與所述第2PMOS存取晶體管的鄰接方向正交的 另一方的方向，所述第2NMOS驅(qū)動(dòng)器晶體管與所述第2PMOS存取晶體管鄰接排列；
在所述第2NMOS驅(qū)動(dòng)器晶體管與所述第2PMOS存取晶體管之間的擴(kuò)散層上形 成有第4接觸窗。
此外，也可為將在形成所述第1及第2PMOS存取晶體管的所述柱狀半導(dǎo)體層的 上部所形成的接觸窗的至少一接觸窗，與在形成鄰接的存儲(chǔ)器單元的PMOS存取晶體管 的柱狀半導(dǎo)體層的上部所形成的接觸窗共有化。
本發(fā)明的半導(dǎo)體存儲(chǔ)器件的制造方法為用以制造所述半導(dǎo)體存儲(chǔ)器件的方法， 其將形成于所述柱狀半導(dǎo)體層上的接觸窗、形成于所述襯底上的接觸窗或形成于柵極配 線上的接觸窗在不同的光刻(lithography)步驟或蝕刻步驟中形成。


圖1為顯示本發(fā)明的實(shí)施例1的SRAM的等效電路。
圖2為本發(fā)明的實(shí)施例1的SRAM的平面圖。
圖3A為本發(fā)明的實(shí)施例1的SRAM的平面圖。
圖3B為本發(fā)明的實(shí)施例1的SRAM的剖面圖。
圖3C為本發(fā)明的實(shí)施例1的SRAM的平面圖。
圖3D為本發(fā)明的實(shí)施例1的SRAM的剖面圖。
圖4A為本發(fā)明的實(shí)施例1的另一例的SRAM的剖面圖。
圖4B為本發(fā)明的實(shí)施例1的另一例的SRAM的剖面圖。
圖4C為本發(fā)明的實(shí)施例1的另一例的SRAM的剖面圖。
圖4D為本發(fā)明的實(shí)施例1的另一例的SRAM的剖面圖。
圖5A為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟1)的平面圖。
圖5Β為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟1)的剖面圖。
圖6Α為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟2)的平面圖。
圖6Β為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟2)的剖面圖。
圖7Α為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟3)的平面圖。
圖7Β為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟3)的剖面圖。
圖8Α為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟4)的平面圖。
圖8Β為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟4)的剖面圖。
圖9Α為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟5)的平面圖。
圖9Β為顯示本發(fā)明的實(shí)施 歹1的SRAM的制造步驟5)的剖面圖。
圖IOA為顯示本發(fā)明的實(shí)施利1的SRAM的制造步驟(6)的平面圖。
圖IOB為顯示本發(fā)明的實(shí)施對(duì)1的SRAM的制造步驟(6)的剖面圖。
圖IlA為顯示本發(fā)明的實(shí)施利1的SRAM的制造步驟(7)的平面圖。
圖IlB為顯示本發(fā)明的實(shí)施對(duì)1的SRAM的制造步驟(7)的剖面圖。
圖12Α為顯示本發(fā)明的實(shí)施利1的SRAM的制造步驟(8)的平面圖。
圖12Β為顯示本發(fā)明的實(shí)施對(duì)1的SRAM的制造步驟(8)的剖面圖。
圖13Α為顯示本發(fā)明的實(shí)施利1的SRAM的制造步驟(9)的平面圖。
圖13Β為顯示本發(fā)明的實(shí)施對(duì)1的SRAM的制造步驟(9)的剖面圖。
圖14為本發(fā)明的實(shí)施例2的SRAM的平面圖。
圖15為本發(fā)明的實(shí)施例3的SRAM的平面圖。
圖16為本發(fā)明的實(shí)施例4的SRAM的平面圖。
圖17為本發(fā)明的實(shí)施例5的SRAM的平面圖。
圖18為本發(fā)明的實(shí)施例6的SRAM的平面圖。
圖19Α為使用現(xiàn)有技術(shù)的SGT的SRAM的平面圖。
圖19Β為使用現(xiàn)有技術(shù)的SGT的SRAM的剖面圖。
上述附圖中的附圖標(biāo)記說(shuō)明如下
101a、 201a第 1 阱
101b、201b第1泄漏防止擴(kuò)散層
101c、201c第2泄漏防止擴(kuò)散層
102、202、302、402、502、302、702元件分離
106a、 206a、 306a、 406a、506a、 606a、 706a、 106b、206b、 306b、 406b、506b>606b、70 存取晶體管柱狀硅層上接觸窗
107、207、307、407、507a、507b、607、707存取晶體管柵極配線上接觸窗
108a、 208a、 308a、 408a、 508a、 608a、 708a、 108b、 208b、 308b、 408b、 508b、608b、708b驅(qū)動(dòng)器晶體管柱狀硅層上接觸窗
110a、 210a、 310a、 410a、 510a、 610a、 710a、 110b、 210b、 310b、 410b、 510b、610b、710b存儲(chǔ)節(jié)點(diǎn)上接觸窗
111a、211a、511a、611a、711a、111b、211b、511b、611b、711b 柵極配線上接觸窗
113a、113b、115、213a、213b、215 硅化物層
114、214n+源極擴(kuò)散層
116、216ρ+源極擴(kuò)散層
117、217柵極絕緣膜
118、218、804a、804b、804c、804d 柵極電極
118a、118b、118c、218a、218b、21 柵極配線
119氮化硅膜等的掩模層
120 硅層
121a、121b、810a、810b存取晶體管柱狀硅層
122a、122b、811a、811b驅(qū)動(dòng)器晶體管柱狀硅層
812a、812b負(fù)載晶體管柱狀硅層
124、324、424、524、624、724p+注入?yún)^(qū)域
125、325、425、525、625、725η+注入?yún)^(qū)域
131氧化硅膜
132氮化硅膜側(cè)壁
133光刻膠
134、334、434、534、634、734 氮化硅膜
801a、801b 比特線
802接地電位
803電源電位
807a、807b 配線層
Qal> Qa3、Qa4、Qa7、Qbl> Qb3、Qb4、Qb7 存儲(chǔ)節(jié)點(diǎn)
QplU Qp21、Qpl2、Qp22、Qpl3、Qp23、Qpl4、Qp24、Qpl5、Qp25、 Qpl6、Qp26, Qpl7、Qp27 存取晶體管
QnlU Qn21、Qnl2、Qn22、Qnl3、Qn23、Qnl4、Qn24、Qnl 5, Qn25、 Qnl6、Qn26, Qnl7、Qn27 驅(qū)動(dòng)器晶體管
BL1、BL3、BL4、BL5、BL6、BL7、BLB1、BLB3、BLB4、BLB5、BLB6、 BLB7比特線
WLU WL3、WL4、WL5、WL6、WL7 字線
VssU Vss3、Vss4、Vss5、Vss6、Vss7 接地電位線
Nal> Nbl> Na5、Nb5、Na6、Nb6、Na7、Nb7 節(jié)點(diǎn)連接配線具體實(shí)施方式
以下參照附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。另外，在以下各實(shí)施例中，本發(fā)明的 半導(dǎo)體存儲(chǔ)器件設(shè)為由Loadless4T-SRAM所構(gòu)成。
(實(shí)施例1)
圖1為顯示構(gòu)成實(shí)施例1的Loadless4T_SRAM的存儲(chǔ)器單元^RAM單元)的等 效電路圖。在圖1中，BLl及BLBl表示比特線、WLl表示字線、Vssl表示接地電位、 Qpll及Qp21表示存取晶體管、Qnll及Qn21表示驅(qū)動(dòng)器晶體管、Qal及Qbl表示用以 存儲(chǔ)數(shù)據(jù)的存儲(chǔ)節(jié)點(diǎn)。存取晶體管Qpll及Qp21具有將存儲(chǔ)節(jié)點(diǎn)充電(charge)成“H” 的功能，用以存取存儲(chǔ)器。驅(qū)動(dòng)器晶體管Qnll及Qn21驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)，用以讀取及寫入 存儲(chǔ)器單元的數(shù)據(jù)。
圖2為本發(fā)明的實(shí)施例1的SRAM的平面圖。在SRAM單元陣列(cellarray) 內(nèi)，重復(fù)配置有圖2所示的單位單元(unit cell)UC。圖3A至圖3D分別顯示圖2的布局 (layout)圖的切割線(cutline)A-A，、B-B，、C-C，及 D-D，的剖面構(gòu)造。
首先參考圖2、圖3A至圖3D說(shuō)明本實(shí)施例的布局。在襯底的SRAM單元陣列 內(nèi)，形成有屬于第1阱IOla的n-well，而襯底上的擴(kuò)散層通過(guò)元件分離102而分離。襯 底上的由擴(kuò)散層所形成的第1存儲(chǔ)節(jié)點(diǎn)Qal由第Ip+擴(kuò)散層103a與第In+擴(kuò)散層l(Ma所 形成，且通過(guò)形成于襯底表面的第1硅化物層113a而連接。同樣地，襯底上的由擴(kuò)散層 所形成的第2存儲(chǔ)節(jié)點(diǎn)Qbl由第辦+擴(kuò)散層103b與第2η+擴(kuò)散層104b所形成，且通過(guò) 形成于襯底表面的第2硅化物層113b而連接。
為了抑制從具有與屬于第1阱IOla的n-well相同的導(dǎo)電型的第In+擴(kuò)散層l(Ma 朝襯底的泄漏，在第1阱IOla與第In+擴(kuò)散層104a之間，形成有屬于ρ+擴(kuò)散層的第1 泄漏防止擴(kuò)散層101b、或第2泄漏防止擴(kuò)散層101c。第1泄漏防止擴(kuò)散層101b、第2泄 漏防止擴(kuò)散層IOlc通過(guò)元件分離102依襯底上各個(gè)擴(kuò)散層而分離。
Qpll及Qp21為用以存取存儲(chǔ)器單元的PMOS存取晶體管，Qnll及Qn21為驅(qū) 動(dòng)存儲(chǔ)器單元的NMOS驅(qū)動(dòng)器晶體管。
在本實(shí)施例中，1個(gè)單位單元UC具備在襯底上排列成2行2列的晶體管。在 第1列，于第1存儲(chǔ)節(jié)點(diǎn)Qal上，從圖上側(cè)分別排列有存取晶體管Qpll及驅(qū)動(dòng)器晶體管 Qnll0此外，在第2列，于第2存儲(chǔ)節(jié)點(diǎn)Qbl上，從圖上側(cè)分別排列有存取晶體管Qp21 及驅(qū)動(dòng)器晶體管Qn21。本實(shí)施例的SRAM單元陣列通過(guò)將此種具備4個(gè)晶體管的單位 單元UC連續(xù)地排列于圖上下方向來(lái)構(gòu)成。
形成于第1存儲(chǔ)節(jié)點(diǎn)Qal上的接觸窗IlOa通過(guò)節(jié)點(diǎn)連接配線Nal與形成于從驅(qū) 動(dòng)器晶體管Qn21的柵極電極延伸的柵極配線上的接觸窗Illb連接。此外，形成于第2 存儲(chǔ)節(jié)點(diǎn)Qbl上的接觸窗110b，通過(guò)節(jié)點(diǎn)連接配線Nbl與形成于從驅(qū)動(dòng)器晶體管Qnll 的柵極電極延伸的柵極配線上的接觸窗Illa連接。形成于存取晶體管Qpll上部的接觸 窗10 連接于比特線BL1，而形成于存取晶體管Qp21上部的接觸窗106b連接于比特線 BLBl0形成于從存取晶體管Qpll及存取晶體管Qp21的柵極電極延伸的柵極配線上的 共通的接觸窗107連接于字線WL1。另外，也可為將從存取晶體管Qpll、Qp21的柵極 電極延伸的柵極配線，與在橫方向鄰接的單元共通化，且在與鄰接的單元之間形成柵極配線上的接觸窗。
形成于驅(qū)動(dòng)器晶體管Qnll、Qn21上部的接觸窗108a、108b連接于屬于接地電 位的配線層Vssl。由于字線的配線、比特線的配線及接地電位的配線，與其他存儲(chǔ)器單 元的配線共用，因此以在較各存儲(chǔ)器單元內(nèi)的屬于配線的節(jié)電連接配線靠上位的層連接 為優(yōu)選。
另外，以所述階層式配線的構(gòu)成的一例而言，為使各配線不與不應(yīng)接觸的接觸 窗接觸，節(jié)點(diǎn)連接配線Nal、節(jié)點(diǎn)連接配線Nbl及接地電位的配線Vssl可實(shí)現(xiàn)在較比特 線BL1、BLBl為下位的層予以配線，而字線WLl在較比特線BL1、BLBl靠上位的層予 以配線的構(gòu)成。
圖2顯示η+注入?yún)^(qū)域125及ρ+注入?yún)^(qū)域124。在本實(shí)施例的SRAM單元陣列 區(qū)域中，形成η+注入?yún)^(qū)域125及ρ+注入?yún)^(qū)域124的圖案(pattern)，由單純的線與空間 形成。因此，尺寸偏離或?qū)ξ黄x的影響較小，而可將η+注入?yún)^(qū)域125與ρ+注入?yún)^(qū)域 IM的邊界附近尺寸的裕度抑制為最小，以附圖上而言，有助于SRAM單元的縱方向的長(zhǎng) 度(各SRAM單元的連接方向的長(zhǎng)度)的縮小。
此外，在本實(shí)施例中，由于圖2的布局所示的存儲(chǔ)節(jié)點(diǎn)Qal、Qbl或柵極配線的 形狀僅由長(zhǎng)方形形狀所構(gòu)成，因此易于通過(guò)OPC (Optical ProximityCorrection，光學(xué)臨界校正)修正圖案形狀，而適于用以實(shí)現(xiàn)較小SRAM單元面積。
在本發(fā)明中，構(gòu)成SRAM單元的各晶體管的源極及漏極定義如下。關(guān)于驅(qū)動(dòng) 器晶體管Qnll、Qn21,將形成于連接于接地電壓的柱狀半導(dǎo)體層上部的擴(kuò)散層定義為源 極擴(kuò)散層、及將形成于柱狀半導(dǎo)體層下部的擴(kuò)散層定義為漏極擴(kuò)散層。關(guān)于存取晶體管 QplU Qp21,依動(dòng)作狀態(tài)不同，形成于柱狀半導(dǎo)體層上部的擴(kuò)散層及形成于下部的擴(kuò)散 層雖均會(huì)成為源極或漏極，惟為了方便起見(jiàn)，將形成于柱狀半導(dǎo)體層上部的擴(kuò)散層定義 為源極擴(kuò)散層、及將形成于柱狀半導(dǎo)體層下部的擴(kuò)散層定義為漏極擴(kuò)散層。
接下來(lái)參照?qǐng)D3A至圖3D所示剖面構(gòu)造說(shuō)明本發(fā)明的SRAM的構(gòu)造。如圖3A 所示，在襯底形成有與SRAM單元陣列共通的屬于第1阱IOla的η-well，而襯底上的擴(kuò) 散層通過(guò)元件分離102而分離。在襯底上的由擴(kuò)散層所形成的第1存儲(chǔ)節(jié)點(diǎn)Qal，通過(guò) 雜質(zhì)注入等而形成有第Ip+漏極擴(kuò)散層103a，而在襯底上的由擴(kuò)散層所形成的第2存儲(chǔ)節(jié) 點(diǎn)Qbl，通過(guò)雜質(zhì)注入等而形成有第2p+漏極擴(kuò)散層103b。此外，在第1、第2p+漏極 擴(kuò)散層103a、10 上，分別形成有第1、第2硅化物層113a、113b。在第Ip+漏極擴(kuò)散 層103a上形成有構(gòu)成存取晶體管Qpll的柱狀硅層121a，在第辦+漏極擴(kuò)散層103b上形 成有構(gòu)成存取晶體管Qp21的柱狀硅層121b。
在各個(gè)柱狀硅層周圍，形成有柵極絕緣膜117及柵極電極118。在柱狀硅層上 部，通過(guò)雜質(zhì)注入等形成有P+源極擴(kuò)散層116，而于源極擴(kuò)散層表面形成有硅化物層 115。形成于存取晶體管Qpll上的接觸窗10 連接于比特線BL1，形成于存取晶體管 Qp21上的接觸窗106b連接于比特線BLB1，而形成于從存取晶體管Qpll及Qp21的柵極 延伸的柵極配線118a上的接觸窗107連接于字線WLl。
如圖3B所示，在襯底形成有與SRAM單元陣列共通的屬于第1阱IOla的 n-well,而襯底上的擴(kuò)散層通過(guò)元件分離102而分離。在襯底上的由擴(kuò)散層所形成的第1 存儲(chǔ)節(jié)點(diǎn)Qal，通過(guò)雜質(zhì)注入等而形成有第In+漏極擴(kuò)散層10如，而在襯底上的由擴(kuò)散層所形成的第2存儲(chǔ)節(jié)點(diǎn)Qbl，通過(guò)雜質(zhì)注入等而形成有第2η+漏極擴(kuò)散層104b。此外， 在第1、第2η+漏極擴(kuò)散層104a、104b上，分別形成有第1、第2硅化物層113a、113b。 形成于第In+漏極擴(kuò)散層104a上的接觸窗111a，形成于第Ip+漏極擴(kuò)散層103a與第In+ 漏極擴(kuò)散層104a的邊界附近上，且通過(guò)存儲(chǔ)節(jié)點(diǎn)連接配線Nal而與形成于從驅(qū)動(dòng)器晶體 管Qnll的柵極電極延伸的柵極配線11 上的接觸窗Illa連接。
為了抑制從具有第1阱IOla相同的導(dǎo)電型的第In+漏極擴(kuò)散層l(Ma朝襯底的泄 漏，在第1阱IOla與第In+漏極擴(kuò)散層104a之間，形成有屬于ρ+擴(kuò)散層的第1泄漏防 止擴(kuò)散層101b。此外，為了抑制從具有與第1阱IOla相同的導(dǎo)電型的第2η+漏極擴(kuò)散層 104b朝襯底的泄漏，在第1阱IOla與第2η+漏極擴(kuò)散層104b之間，形成有屬于ρ+擴(kuò)散 層的第2泄漏防止擴(kuò)散層101c。
如圖3C所示，在襯底上，形成有與SRAM單元陣列共通的屬于第1阱IOla的 n-well,而襯底上的擴(kuò)散層通過(guò)元件分離102而分離。在襯底上的由擴(kuò)散層所形成的第1 存儲(chǔ)節(jié)點(diǎn)Qal，通過(guò)雜質(zhì)注入等而形成有第In+漏極擴(kuò)散層10如，而在襯底上的由擴(kuò)散層 所形成的第2存儲(chǔ)節(jié)點(diǎn)Qbl，通過(guò)雜質(zhì)注入等而形成有第2η+漏極擴(kuò)散層104b。此外， 在第1、第2η+漏極擴(kuò)散層l(Ma、104b的表面，分別形成有第1、第2硅化物層113a、 113b。在第1阱IOla與第In+漏極擴(kuò)散層104a之間，形成有屬于ρ+擴(kuò)散層的第1泄漏 防止擴(kuò)散層101b。此外，為了抑制從具有與第1阱IOla相同的導(dǎo)電型的第2η+漏極擴(kuò) 散層104b朝襯底的泄漏，在第1阱IOla與第2η+漏極擴(kuò)散層104b之間，形成有屬于ρ+ 擴(kuò)散層的第2泄漏防止擴(kuò)散層101c。
在第In+漏極擴(kuò)散層104a，形成有用以形成驅(qū)動(dòng)器晶體管Qnll的柱狀硅層 122a,而在第2η+漏極擴(kuò)散層104b，形成有用以形成驅(qū)動(dòng)器晶體管Qn21的柱狀硅層 12沈。在各個(gè)柱狀硅層周圍，形成有柵極絕緣膜117及柵極電極118。在柱狀硅層上部， 通過(guò)雜質(zhì)注入等而形成有η+源極擴(kuò)散層114，在源極擴(kuò)散層表面形成有硅化物層115。 形成于驅(qū)動(dòng)器晶體管Qnll、Qn21上的接觸窗108a、108b，均通過(guò)配線層而連接于接地 電位Vssl。
如圖3D所示，在襯底上，形成有與SRAM單元陣列共通的屬于第1阱IOla的 n-well,而襯底上的擴(kuò)散層通過(guò)元件分離102而分離。在襯底上的由擴(kuò)散層所形成的第 2存儲(chǔ)節(jié)點(diǎn)Qbl，通過(guò)雜質(zhì)注入等而形成有第辦+漏極擴(kuò)散層103b及第2η+漏極擴(kuò)散層 104b。在漏極擴(kuò)散層上形成有第2硅化物層113b，且通過(guò)第2硅化物層113b而直接連 接有第辦+漏極擴(kuò)散層103b與第2η+漏極擴(kuò)散層104b。因此，不需形成用以使η+漏極 擴(kuò)散層與ρ+漏極擴(kuò)散層分離的元件分離、或用以連接η+漏極擴(kuò)散層與ρ+漏極擴(kuò)散層的 接觸窗，因此可將存儲(chǔ)器單元面積縮小。為了抑制從具有與第1阱IOla相同的導(dǎo)電型的 第2η+漏極擴(kuò)散層104b朝襯底的泄漏，在第1阱IOla與第2η+漏極擴(kuò)散層104b之間， 形成有屬于ρ+擴(kuò)散層的第2泄漏防止擴(kuò)散層101c。
在第2p+漏極擴(kuò)散層103b上，形成有構(gòu)成存取晶體管Qp21的柱狀硅層12 ，而 在第2η+漏極擴(kuò)散層104b上，形成有構(gòu)成驅(qū)動(dòng)器晶體管Qn21的柱狀硅層12沈。在ρ、 η各個(gè)柱狀硅層周圍，形成有柵極絕緣膜117及柵極電極118。在各個(gè)柱狀硅層上部，通 過(guò)雜質(zhì)注入等而形成有源極擴(kuò)散層，而在源極擴(kuò)散層表面，形成有硅化物層115。形成于 存取晶體管Qp21上的接觸窗108b連接于比特線BLB1，而形成于驅(qū)動(dòng)器晶體管Qn21上的接觸窗108b連接于接地電位Vssl。
在從驅(qū)動(dòng)器晶體管Qn21的柵極電極延伸的柵極配線118c上形成有接觸窗 IlOb,而接觸窗IlOb通過(guò)存儲(chǔ)節(jié)點(diǎn)連接配線Nal而連接于形成于第In+漏極擴(kuò)散層104a 上的接觸窗111a。在第2η+漏極擴(kuò)散層104b上形成有接觸窗111b，而接觸窗Illb通過(guò) 存儲(chǔ)節(jié)點(diǎn)連接配線Nbl而連接于形成于從驅(qū)動(dòng)器晶體管Qnll的柵極電極延伸的柵極配線 118b上的接觸窗Ilia。
如上所述，在本發(fā)明中，形成有存儲(chǔ)節(jié)點(diǎn)Qal、Qbl的η+漏極擴(kuò)散層與ρ+漏 極擴(kuò)散層在硅化物層直接連接，借此而使存取晶體管及驅(qū)動(dòng)器晶體管的漏極擴(kuò)散層共通 化，而發(fā)揮作為SRAM的存儲(chǔ)節(jié)點(diǎn)的功能。因此，不再需用以使η+漏極擴(kuò)散層與ρ+漏 極擴(kuò)散層分離的元件分離，只需用以使SRAM的2個(gè)存儲(chǔ)節(jié)點(diǎn)分離的元件分離即足夠， 因此可實(shí)現(xiàn)較小SRAM單元面積。
如圖4Α至圖4D所示，在第1阱201a為p-well，且在η+擴(kuò)散層與襯底間形成 有屬于η+擴(kuò)散層的第1泄漏防止擴(kuò)散層201b及第2泄漏防止擴(kuò)散層201c的構(gòu)造中，也 同樣可形成SRAM單元。此情形下，通過(guò)在ρ+漏極擴(kuò)散層203a與第1阱201a間形成 第1泄漏防止擴(kuò)散層201b，及在ρ+漏極擴(kuò)散層203b與第1阱201a間形成第2泄漏防止 擴(kuò)散層201c，即可抑制從擴(kuò)散層朝襯底的泄漏。
以下參照?qǐng)D5A至圖13B說(shuō)明本發(fā)明的半導(dǎo)體存儲(chǔ)器件的制造方法的一例。在 各圖中，A為平面圖，B為A的D-D，剖面圖。
如圖5A及圖5B所示，使氮化硅膜成膜于襯底上，再通過(guò)光刻方式形成柱狀硅 層121a、122a、121b、122b的圖案，且通過(guò)蝕刻形成氮化硅膜掩模(mask) 119及柱狀硅 層121a、122a、121b、122b。接下來(lái)，通過(guò)雜質(zhì)注入等，在SRAM單元陣列內(nèi)形成屬于 第 1 阱 IOla 的 n-well。
如圖6A及圖6B所示，形成元件分離102。元件分離首先通過(guò)將溝圖案進(jìn)行蝕 刻，再以CVD (Chemical Vapor Deposition,化學(xué)氣相沉積)等將氧化膜埋入于溝圖案，及通過(guò)干式蝕刻或濕式蝕刻等將襯底上多余的氧化膜予以去除的方法等來(lái)形成。借此，于 襯底上形成成為第1存儲(chǔ)節(jié)點(diǎn)Qal及第2存儲(chǔ)節(jié)點(diǎn)Qbl的擴(kuò)散層的圖案。
如圖7A及圖7B所示，在ρ+注入?yún)^(qū)域IM及η+注入?yún)^(qū)域125，分別通過(guò)離子注 入等導(dǎo)入雜質(zhì)，且于襯底上形成柱狀硅層下部的漏極擴(kuò)散層103a、103b、104a、104b。 為了抑制從具有與屬于第1阱IOla的n-well相同的導(dǎo)電型的η+漏極擴(kuò)散層104b朝襯底 的泄漏，形成屬于ρ+擴(kuò)散層的第2泄漏防止擴(kuò)散層101c。第2泄漏防止擴(kuò)散層IOlc可 通過(guò)使用η+注入?yún)^(qū)域125的掩模以進(jìn)行雜質(zhì)注入等方式來(lái)形成。
如圖8Α及圖8Β所示，使柵極絕緣膜117及柵極導(dǎo)電膜118成膜。柵極絕 緣膜117由氧化膜或High_k(高介電率)膜而形成。此外，柵極導(dǎo)電膜118由多晶硅 (polysilicon)或金屬膜而形成。
如圖9A及圖9B所示，使用光刻膠(resist) 133，通過(guò)光刻方式來(lái)形成柵極配線圖案。
如圖10A及圖10B所示，以光刻膠133為掩模，將柵極導(dǎo)電膜117及柵極絕緣 膜118進(jìn)行蝕刻予以去除。借此以形成柵極配線118a至11徹。之后，將柱狀物(pillar) 上的掩模119去除。
如圖IlA及圖IlB所示，在使氮化硅膜的絕緣膜成膜后進(jìn)行回蝕(etch back)， 而作成將柱狀硅層的側(cè)壁及柵極電極的側(cè)壁以氮化硅膜等的絕緣膜134予以覆蓋的構(gòu)造。如圖12A及圖12B所示，在ρ+注入?yún)^(qū)域124及η+注入?yún)^(qū)域125分別通過(guò)離子 注入等導(dǎo)入雜質(zhì)，而形成柱狀硅層上部的源極擴(kuò)散層114、116。接下來(lái)，將Ni(鎳)等 的金屬進(jìn)行濺鍍，并進(jìn)行熱處理，借此而形成漏極擴(kuò)散層上的硅化物層113a、113b及柱 狀硅層上部的源極擴(kuò)散層上的硅化物層115。在此，通過(guò)將柱狀硅層及柵極電極側(cè)壁覆蓋的氮化硅膜等的絕緣膜134，即可抑 制由硅化物層所引起的漏極_柵極間以及源極_柵極間的短路。如圖13A及圖13B所示，在形成屬于層間膜的氧化硅膜后，形成接觸窗106a至 Ilia、 106a至 111b。本發(fā)明的SRAM單元的布局，有多處受到接觸窗間的最小間隔的限制。因此， 在形成接觸窗時(shí)，通過(guò)第1次的光刻及蝕刻僅形成柱狀硅層上的接觸窗，且通過(guò)第2次的 光刻及蝕刻而形成擴(kuò)散層上及柵極上的接觸窗，借此即可將柱狀硅層上的接觸窗、與擴(kuò) 散層上及柵極上的接觸窗的最小間隔縮小，而可將SRAM單元面積進(jìn)一步縮小。另外， 柵極上的接觸窗也可以與柱狀硅層上的接觸窗相同步驟來(lái)形成。(實(shí)施例2)圖14為本發(fā)明的實(shí)施例2的SRAM平面圖。在本實(shí)施例中，以下各點(diǎn)與實(shí)施 例1有所不同。在實(shí)施例2中，襯底上的由第1擴(kuò)散層所形成的存儲(chǔ)節(jié)點(diǎn)Qa3、及從驅(qū) 動(dòng)器晶體管Qn23的柵極電極延伸的柵極配線，通過(guò)跨越兩者所形成的共通的接觸窗310a 而連接。此外，襯底上的由第2擴(kuò)散層所形成的存儲(chǔ)節(jié)點(diǎn)Qb3、及從驅(qū)動(dòng)器晶體管Qnl3 的柵極電極延伸的柵極配線，通過(guò)跨越兩者所形成的共通的接觸窗310b而連接。如上所述，通過(guò)將柵極與存儲(chǔ)節(jié)點(diǎn)以接觸窗而非以配線層來(lái)連接，即可減少 SRAM單元內(nèi)的接觸窗數(shù)量，因此通過(guò)調(diào)整柱狀硅層或接觸窗的配置，即可縮小單元面 積。另外，如實(shí)施例1所述，字線的配線、比特線的配線及接地電位的配線，為了 與其他存儲(chǔ)器單元的配線共用，以配置在較各存儲(chǔ)器單元內(nèi)的屬于配線的節(jié)點(diǎn)連接配線 靠上位的層為優(yōu)選。另外，在本實(shí)施例中，節(jié)點(diǎn)連接配線通過(guò)接觸窗而形成。關(guān)于此點(diǎn) 以外各點(diǎn)，由于與實(shí)施例1所示構(gòu)成相同，故省略其說(shuō)明。(實(shí)施例3)圖15為本發(fā)明的實(shí)施例3的SRAM平面圖。在本實(shí)施例中，以下各點(diǎn)與實(shí)施 例1、實(shí)施例2有所不同。在實(shí)施例1、實(shí)施例2中，在存儲(chǔ)節(jié)點(diǎn)Qa上，接觸窗110a、 210a雖僅鄰接配置于驅(qū)動(dòng)器晶體管Qnll、Qn21,惟在存儲(chǔ)節(jié)點(diǎn)Qb上，接觸窗110b、 210b配置于驅(qū)動(dòng)器晶體管Qn21、Qn22與存取晶體管Qp21、Qp22之間的擴(kuò)散層上。由于此種布局的非對(duì)稱性，會(huì)有在SRAM單元的特性產(chǎn)生非對(duì)稱性，而使動(dòng)作 裕度變窄的可能。在本實(shí)施例中，由于布局在上下(縱)方向、左右(橫)方向均為對(duì) 稱，因此不會(huì)有因?yàn)樗龅姆菍?duì)稱性所引起的動(dòng)作裕度的劣化，而可獲得具有廣泛動(dòng)作 裕度的SRAM單元。
此外，與實(shí)施例2相同，襯底上的由第1擴(kuò)散層所形成的存儲(chǔ)節(jié)點(diǎn)Qa4、及從驅(qū)動(dòng)器晶體管QnM的柵極電極延伸的柵極配線，通過(guò)跨越兩者所形成的共通的接觸窗410a 而連接，而襯底上的由第2擴(kuò)散層所形成的存儲(chǔ)節(jié)點(diǎn)Qb4、及從驅(qū)動(dòng)器晶體管Qnl4的柵 極電極延伸的柵極配線，通過(guò)跨越兩者所形成的共通的接觸窗410b而連接。
另外，字線的配線、比特線的配線及接地電位的配線，為了與其他存儲(chǔ)器單元 的配線共用，以配置在較各存儲(chǔ)器單元內(nèi)的屬于配線的節(jié)點(diǎn)連接配線靠上位的層為優(yōu) 選。在本實(shí)施例中，節(jié)點(diǎn)連接配線通過(guò)接觸窗而形成。
以所述階層式配線的構(gòu)成的一例而言，為使各配線不與不應(yīng)接觸的接觸窗接 觸，可實(shí)現(xiàn)接地電位的配線Vss4與字線WL4在相同層予以配線，而比特線BL4、BLB4 在較字線WL4靠上位的層配線的構(gòu)成。
(實(shí)施例4)
圖16為本發(fā)明的實(shí)施例4的SRAM平面圖。在本實(shí)施例中，與實(shí)施例3相同， 由于布局在上下(縱)方向、左右(橫)方向均對(duì)稱，因此不會(huì)產(chǎn)生如上所述因?yàn)榉菍?duì)稱 性所引起的問(wèn)題。因此，可獲得具有更廣泛動(dòng)作裕度的SRAM。另外，字線的配線、比 特線的配線及接地電位的配線，為了與其他存儲(chǔ)器單元的配線共用，以配置在較各存儲(chǔ) 器單元內(nèi)的屬于配線的節(jié)點(diǎn)連接配線靠上位的層為優(yōu)選。
以所述階層式配線的構(gòu)成的一例而言，為使各配線不與不應(yīng)接觸的接觸窗接 觸，可實(shí)現(xiàn)節(jié)點(diǎn)連接配線Na5、節(jié)點(diǎn)連接配線Nb5、及接地電位的配線Vss5在較字線 WL5靠下位的層予以配線，而比特線BL5、BLB5在較字線WL5靠上位的層予以配線的 構(gòu)成。
(實(shí)施例5)
圖17為本發(fā)明的實(shí)施例5的SRAM平面圖。在本實(shí)施例中與實(shí)施例1不同的 點(diǎn)，為形成存取晶體管的柱狀硅層的形狀與形成驅(qū)動(dòng)器晶體管的柱狀硅層的大小不同。 在本發(fā)明的LoadleSS4T-SRAM中，需將存取晶體管的泄漏電流設(shè)定為較驅(qū)動(dòng)器晶體管的 泄漏電流為大。如圖17所示將形成存取晶體管的柱狀硅層設(shè)定為較大，即可借此而增加 存取晶體管的泄漏電流。
另一方面，欲改善讀取裕度時(shí)，可通過(guò)將驅(qū)動(dòng)器晶體管的柱狀硅層形成為較 大、及將驅(qū)動(dòng)器晶體管的電流設(shè)為較大來(lái)改善讀取裕度。
在本實(shí)施例中，雖使用與實(shí)施例1相同的布局作為一例，惟實(shí)際上不限于實(shí)施 例1的布局，在其他實(shí)施例的布局中，也同樣可適用本實(shí)施例。
另外，如實(shí)施例1所述，字線的配線、比特線的配線、電源電位的配線及接地 電位的配線，為了與其他存儲(chǔ)器單元的配線共用，以配置于較各存儲(chǔ)器單元內(nèi)的屬于配 線的節(jié)點(diǎn)連接配線靠上位的層為優(yōu)選。關(guān)于此點(diǎn)，階層式配線的構(gòu)成，以一例而言，可 實(shí)現(xiàn)與所述實(shí)施例1相同的構(gòu)成。關(guān)于此點(diǎn)以外各點(diǎn)，由于與實(shí)施例1所示構(gòu)成相同， 故省略其說(shuō)明。
(實(shí)施例6)
圖18為本發(fā)明的實(shí)施例6的SRAM平面圖。在本實(shí)施例中，與實(shí)施例1不同的 點(diǎn)如下。在本實(shí)施例中，以單位單元UC所示配置于SRAM單元上下的單元，與實(shí)施例 1情形相比，在上下方向反轉(zhuǎn)配置。此外，連接于形成于存取晶體管Qpl7、Qp27上的比 特線的接觸窗706a、706b,與連接于配置于上方向的SRAM單元的比特線的接觸窗共通化。如上所述通過(guò)將連接于比特線的接觸窗與鄰接的單元共通化，即可將接觸窗70虹、 706b形成為較大，因此可易于形成接觸窗，而且可降低接觸窗電阻。接觸窗70虹、706b 以外的SRAM單元的布局與實(shí)施例1的情形相同。
在本實(shí)施例中，雖使用與實(shí)施例1相同布局作為一例，惟實(shí)際上不限于實(shí)施例1 的布局，在其他實(shí)施例的布局中，也同樣可適用本實(shí)施例。
另外，如實(shí)施例1所述，字線的配線、比特線的配線、電源電位的配線及接地 電位的配線，為了與其他存儲(chǔ)器單元的配線共用，以配置于較各存儲(chǔ)器單元內(nèi)的屬于配 線的節(jié)點(diǎn)連接配線靠上位的層為優(yōu)選。關(guān)于此點(diǎn)，階層式配線的構(gòu)成，以一例而言，可 實(shí)現(xiàn)與所述實(shí)施例1相同的構(gòu)成。關(guān)于此點(diǎn)以外各點(diǎn)，由于與實(shí)施例1所示構(gòu)成相同， 故省略其說(shuō)明。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，其特征在于，具備于襯底上排列有4個(gè)MOS晶體管的靜態(tài) 型存儲(chǔ)器單元；所述4個(gè)MOS晶體管各自為源極擴(kuò)散層、漏極擴(kuò)散層及柱狀半導(dǎo)體層在襯底上朝垂直方向階層式配置，所述柱 狀半導(dǎo)體層配置于所述源極擴(kuò)散層與所述漏極擴(kuò)散層之間，而在所述柱狀半導(dǎo)體層的側(cè) 壁形成有柵極電極；發(fā)揮作為第1及第2PMOS存取晶體管、及第1及第2NMOS驅(qū)動(dòng)器晶體管的功能，該 第1及第2PMOS存取晶體管供給電荷用以保持存儲(chǔ)器單元數(shù)據(jù)，并且用以存取存儲(chǔ)器， 該第1及第2NMOS驅(qū)動(dòng)器晶體管驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)以讀取存儲(chǔ)器單元的數(shù)據(jù)； 所述第IPMOS存取晶體管及所述第INMOS驅(qū)動(dòng)器晶體管彼此鄰接排列； 所述第2PMOS存取晶體管及所述第2NMOS驅(qū)動(dòng)器晶體管彼此鄰接排列； 在所述襯底，于用以供給電位至該襯底的多個(gè)存儲(chǔ)器單元形成有共通的第1阱； 在所述第IPMOS存取晶體管的底部所形成的第IP型擴(kuò)散層及在所述第INMOS驅(qū)動(dòng) 器晶體管的底部所形成的第IN型擴(kuò)散層，經(jīng)由形成于各自表面的第1硅化物層而彼此連 接；所述彼此連接的第IP型擴(kuò)散層及第IN型擴(kuò)散層發(fā)揮作為用以保持存儲(chǔ)于存儲(chǔ)器單 元的數(shù)據(jù)的第1存儲(chǔ)節(jié)點(diǎn)的功能；在所述第IN型擴(kuò)散層或第IP型擴(kuò)散層與所述第1阱之間形成有具有與所述第1阱 相反的導(dǎo)電型的第1泄漏防止擴(kuò)散層，以防止所述第IN型擴(kuò)散層或第IP型擴(kuò)散層與所述 第1阱間的泄漏；所述第1泄漏防止擴(kuò)散層與所述第IP型擴(kuò)散層或第IN型擴(kuò)散層直接連接； 在所述第2PM0S存取晶體管的底部所形成的第2P型擴(kuò)散層及在所述第2NM0S驅(qū)動(dòng) 器晶體管的底部所形成的第2N型擴(kuò)散層，經(jīng)由形成于各自表面的第2硅化物層而彼此連 接；所述彼此連接的第2P型擴(kuò)散層及第2N型擴(kuò)散層發(fā)揮作為用以保持存儲(chǔ)于存儲(chǔ)器單 元的數(shù)據(jù)的第2存儲(chǔ)節(jié)點(diǎn)的功能；在所述第2N型擴(kuò)散層或第2P型擴(kuò)散層與所述第1阱之間形成有具有與所述第1阱 相反的導(dǎo)電型的第2泄漏防止擴(kuò)散層，以防止所述第2N型擴(kuò)散層或第2P型擴(kuò)散層與所述 第1阱間的泄漏；所述第2泄漏防止擴(kuò)散層與所述第2P型擴(kuò)散層或第2N型擴(kuò)散層直接連接。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，所述第1泄漏防止擴(kuò)散層形 成于所述第IN型擴(kuò)散層與所述第1阱之間，并且與所述第IP型擴(kuò)散層直接連接，以防止 所述第IN型擴(kuò)散層與所述第1阱間的泄漏；所述第2泄漏防止擴(kuò)散層形成于所述第2N型擴(kuò)散層與所述第1阱之間，并且與所述 第2P型擴(kuò)散層直接連接，以防止所述第2N型擴(kuò)散層與所述第1阱間的泄漏。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，所述第1泄漏防止擴(kuò)散層形 成于所述第IP型擴(kuò)散層與所述第1阱之間，并且與所述第IN型擴(kuò)散層直接連接，以防止 所述第IP型擴(kuò)散層與所述第1阱間的泄漏；所述第2泄漏防止擴(kuò)散層形成于所述第2P型擴(kuò)散層與所述第1阱之間，并且與所述第2N型擴(kuò)散層直接連接，以防止所述第2P型擴(kuò)散層與所述第1阱間的泄漏。
4.根據(jù)權(quán)利要求1至3中任一權(quán)利要求所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，將在從 所述第1及第2PMOS存取晶體管的柵極電極延伸的柵極配線上所形成的接觸窗的至少一 接觸窗，與在從鄰接的存儲(chǔ)器單元的PMOS存取晶體管的柵極電極延伸的柵極配線上所 形成的接觸窗共通化。
5.根據(jù)權(quán)利要求1至3中任一權(quán)利要求所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，在從發(fā) 揮作為所述第1存儲(chǔ)節(jié)點(diǎn)的功能的所述第1擴(kuò)散層上所形成的所述第INMOS驅(qū)動(dòng)器晶體 管的柵極延伸的柵極配線，通過(guò)與發(fā)揮作為所述第2存儲(chǔ)節(jié)點(diǎn)的功能的所述第2擴(kuò)散層共 通的接觸窗連接；在從發(fā)揮作為所述第2存儲(chǔ)節(jié)點(diǎn)的功能的所述第2擴(kuò)散層上所形成的所述第2NMOS 驅(qū)動(dòng)器晶體管的柵極延伸的柵極配線，通過(guò)與發(fā)揮作為所述第1存儲(chǔ)節(jié)點(diǎn)的功能的所述 第1擴(kuò)散層共通的接觸窗連接。
6.根據(jù)權(quán)利要求1至3中任一權(quán)利要求所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，形成所 述第1及第2NMOS驅(qū)動(dòng)器晶體管的柱狀半導(dǎo)體層的側(cè)壁周圍長(zhǎng)度，具有形成所述第1及 第2PMOS存取晶體管的柱狀半導(dǎo)體層的側(cè)壁周圍長(zhǎng)度以上的值；或形成所述第1及第2NMOS驅(qū)動(dòng)器晶體管的柱狀半導(dǎo)體層的側(cè)壁周圍長(zhǎng)度，具有形 成所述第1及第2PMOS存取晶體管的柱狀半導(dǎo)體層的側(cè)壁周圍長(zhǎng)度以下的值。
7.根據(jù)權(quán)利要求1至3中任一權(quán)利要求所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，所述4 個(gè)MOS晶體管在所述襯底上排列成2行2列；所述第IPMOS存取晶體管排列于第1行第1列； 所述第INMOS驅(qū)動(dòng)器晶體管排列于第2行第1列； 所述第2PMOS存取晶體管排列于第1行第2列； 所述第2NMOS驅(qū)動(dòng)器晶體管排列于第2行第2列。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，共有在從所述第1及第 2PMOS存取晶體管的柵極電極延伸的柵極配線上所形成的接觸窗。
9.根據(jù)權(quán)利要求1至3中任一權(quán)利要求所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，在所述 4個(gè)MOS晶體管中，所述第1PM0S存取晶體管與所述第2PM0S存取晶體管鄰接排列； 在與所述第1PM0S存取晶體管與所述第2PM0S存取晶體管的鄰接方向正交的一方 的方向，與所述第1PM0S存取晶體管鄰接而于所述第1擴(kuò)散層上配置第1接觸窗；在與所述第1PM0S存取晶體管與所述第2PM0S存取晶體管的鄰接方向正交的另一 方的方向，與所述第2PM0S存取晶體管鄰接而于所述第2擴(kuò)散層上配置第2接觸窗；在與所述第1PM0S存取晶體管與所述第2PM0S存取晶體管的鄰接方向正交的一方 的方向，所述第1NM0S驅(qū)動(dòng)器晶體管與所述第1PM0S存取晶體管鄰接排列；在與所述第1PM0S存取晶體管與所述第2PM0S存取晶體管的鄰接方向正交的另一 方的方向，所述第2NM0S驅(qū)動(dòng)器晶體管與所述第2PM0S存取晶體管鄰接排列。
10.根據(jù)權(quán)利要求1至3中任一權(quán)利要求所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，在所 述4個(gè)MOS晶體管中，所述第1PM0S存取晶體管與所述第2PM0S存取晶體管鄰接排列；在與所述第IPMOS存取晶體管與所述第2PMOS存取晶體管的鄰接方向正交的一方 的方向，所述第INMOS驅(qū)動(dòng)器晶體管與所述第IPMOS存取晶體管鄰接排列；在所述第INMOS驅(qū)動(dòng)器晶體管與所述第IPMOS存取晶體管之間的擴(kuò)散層上形成有 第3接觸窗；在與所述第IPMOS存取晶體管與所述第2PM0S存取晶體管的鄰接方向正交的另一 方的方向，所述第2NM0S驅(qū)動(dòng)器晶體管與所述第2PM0S存取晶體管鄰接排列；在所述第2NM0S驅(qū)動(dòng)器晶體管與所述第2PM0S存取晶體管之間的擴(kuò)散層上形成有 第4接觸窗。
11.根據(jù)權(quán)利要求1至3中任一權(quán)利要求所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，將在 形成所述第1及第2PM0S存取晶體管的所述柱狀半導(dǎo)體層的上部所形成的接觸窗的至少 一接觸窗，與在形成鄰接的存儲(chǔ)器單元的PMOS存取晶體管的柱狀半導(dǎo)體層的上部所形 成的接觸窗共有化。
12.—種半導(dǎo)體存儲(chǔ)器件的制造方法，用以制造權(quán)利要求1至3中任一權(quán)利要求的半 導(dǎo)體存儲(chǔ)器件，其特征在于，其將形成于所述柱狀半導(dǎo)體層上的接觸窗、形成于所述襯 底上的接觸窗或形成于柵極配線上的接觸窗在不同的光刻步驟或蝕刻步驟中形成。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)器件及其制造方法。在使用4個(gè)MOS晶體管所構(gòu)成的靜態(tài)型存儲(chǔ)器單元中，構(gòu)成存儲(chǔ)器單元的晶體管形成于襯底上，具有漏極、柵極、源極配置于垂直方向，而柵極包圍柱狀半導(dǎo)體層的構(gòu)造。在此存儲(chǔ)器單元中，發(fā)揮作為第1存儲(chǔ)節(jié)點(diǎn)(第2存儲(chǔ)節(jié)點(diǎn))的功能的各個(gè)第1擴(kuò)散層(第2擴(kuò)散層)，經(jīng)由形成于這些表面的第1硅化物層(第2硅化物層)而連接。借此，實(shí)現(xiàn)較小面積的靜態(tài)隨機(jī)存取存儲(chǔ)器單元。此外，在形成于襯底上的第1阱、與具有與該第1阱相同的導(dǎo)電型的第1擴(kuò)散層(第2擴(kuò)散層)之間，形成有具有與第1阱相反的導(dǎo)電型的第1泄漏防止擴(kuò)散層(第2泄漏防止擴(kuò)散層)，借此抑制朝襯底的泄漏。
文檔編號(hào)H01L27/11GK102024815SQ20101028430
公開(kāi)日2011年4月20日 申請(qǐng)日期2010年9月14日 優(yōu)先權(quán)日2009年9月14日
發(fā)明者新井紳太郎, 舛岡富士雄 申請(qǐng)人:日本優(yōu)尼山帝斯電子株式會(huì)社