專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件。
技術(shù)背景
半導(dǎo)體器件中，尤以使用屬于具有MOS (Metal Oxide Semiconductor，金屬氧化物 半導(dǎo)體)構(gòu)造的柵極電極的場效應(yīng)晶體管的MOS晶體管的集成電路，已邁入高集成化的一 途。隨著此高集成化，其中所使用的MOS晶體管，其微細(xì)化已進(jìn)展至納米(nano)領(lǐng)域。在 MOS晶體管構(gòu)成屬于數(shù)字(digital)電路的基本電路之一的反向器(inverter)電路(NOT 電路)時，若該MOS晶體管的微細(xì)化進(jìn)展，泄漏(leak)電流的抑制會變得困難，使得可靠性 因?yàn)闊彷d子(hot carrier)效應(yīng)而降低。此外，從確保必要電流量的要求而言，會有無法謀 求電路占有面積的尺寸降低(size down)的問題。為了解決此種問題，提出一種具有將源 極、柵極、漏極對襯底朝垂直方向配置而成的島狀半導(dǎo)體層，且由柵極將該島狀半導(dǎo)體層予 以包圍的構(gòu)造的環(huán)繞式柵極晶體管(Surrounding Gate Transistor, SGT)，及提出一種使 M SGT ^ CMOS β. ^1 (S. Watanabe>K. Tsuchida>D. Takashima>Y. Oowaki >A. Nitayama> K. Hieda、H. Takato> K. Sunouchi、F. Horiguchi、K. Ohuchi、F. Masuoka、H. Hara> "A Novel Circuit Technology with Surrounding Gate Transistors(SGT ' s)for Ultra High Density DRAM' s〃 ( 一種使用SGT的超高密度DRAM的新型電路技術(shù))、IEEE JSSC、第30 卷、第.9期、1995年.)。
屬于數(shù)字電路的襯底電路之一的反向器電路，由ρ溝道型MOS晶體管(pMOS晶體 管)與η溝道型MOS晶體管(nMOS晶體管)所構(gòu)成。由于空穴(hole)的移動率為電子的移 動率的一半，因此在反向器電路中，PMOS晶體管的柵極寬度，需設(shè)為nMOS晶體管的柵極寬 度的2倍。因此，在現(xiàn)有技術(shù)使用SGT的CMOS反向器電路中，由串聯(lián)連接的2個pMOS SGT、 及1個nMOSSGT所構(gòu)成。即，現(xiàn)有技術(shù)使用SGT的CMOS反向器電路由總計(jì)3個島狀半導(dǎo)體 所構(gòu)成。如此，若使用SGT的CMOS反向器電路由3個島狀半導(dǎo)體層所構(gòu)成，則在謀求半導(dǎo) 體器件的高集成化方面會成為障礙。發(fā)明內(nèi)容
(發(fā)明所欲解決的問題)
本發(fā)明有鑒于上述實(shí)情而研發(fā)，其目的在提供一種具有使用SGT的CMOS反向器電 路，而可實(shí)現(xiàn)高集成化的半導(dǎo)體器件。
(解決問題的手段)
本發(fā)明的第1實(shí)施方式的半導(dǎo)體器件具備第1晶體管與第2晶體管，且通過所述 第1及第2晶體管發(fā)揮作為反向器的功能；
所述第1晶體管包括以下構(gòu)成
島狀半導(dǎo)體層；
第1柵極絕緣膜，用以包圍所述島狀半導(dǎo)體層周圍；
柵極電極，用以包圍所述第1柵極絕緣膜周圍；
第1導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的上方部分；及
第1導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的下方部分；
所述第2晶體管包括以下構(gòu)成
所述柵極電極；
第2柵極絕緣膜，用以包圍所述柵極電極周圍的至少一部分；
半導(dǎo)體層，與所述第2柵極絕緣膜周圍的至少一部分相鄰接；
第2導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述半導(dǎo)體層的上方部分，具有與所述 第1導(dǎo)電型上部高濃度半導(dǎo)體層相反的導(dǎo)電型；及
第2導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述半導(dǎo)體層的下方部分，具有與所述 第1導(dǎo)電型下部高濃度半導(dǎo)體層相反的導(dǎo)電型；
還具備第1接觸部(contact)，用以將所述第1晶體管中的所述第1導(dǎo)電型上部高 濃度半導(dǎo)體層、與所述第2晶體管中的所述第2導(dǎo)電型上部高濃度半導(dǎo)體層予以彼此電性 連接。
在本發(fā)明的第2實(shí)施方式的半導(dǎo)體器件中，具備第1晶體管與第2晶體管，且通過 所述第1及第2晶體管發(fā)揮作為反向器的功能；
所述第1晶體管包括以下構(gòu)成
島狀半導(dǎo)體層；
第1柵極絕緣膜，用以包圍所述島狀半導(dǎo)體層周圍；
柵極電極，用以包圍所述第1柵極絕緣膜周圍；
第1導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的上方部分；及
第1導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的下方部分；
所述第2晶體管包括以下構(gòu)成
所述柵極電極；
柵極絕緣膜，用以包圍所述柵極電極周圍的至少一部分；
弧狀半導(dǎo)體層，與所述柵極絕緣膜周圍的一部分相鄰接；
第2導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述弧狀半導(dǎo)體層的上方部分，具有與 所述第1導(dǎo)電型上部高濃度半導(dǎo)體層相反的導(dǎo)電型；及
第2導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述弧狀半導(dǎo)體層的下方部分，具有與 所述第1導(dǎo)電型下部高濃度半導(dǎo)體層相反的導(dǎo)電型；
還具備第1接觸部(contact)，用以將所述第1晶體管中的所述第1導(dǎo)電型上部高 濃度半導(dǎo)體層、與所述第2晶體管中的所述第2導(dǎo)電型上部高濃度半導(dǎo)體層予以彼此電性 連接。
此外，在本發(fā)明的第3實(shí)施方式的半導(dǎo)體器件中，
具備第1晶體管與第2晶體管，且通過所述第1及第2晶體管發(fā)揮作為反向器的 功能；
所述第1晶體管包括以下構(gòu)成
島狀半導(dǎo)體層；
第1柵極絕緣膜，用以包圍所述島狀半導(dǎo)體層周圍；
柵極電極，用以包圍所述第1柵極絕緣膜周圍；
第1導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的上方部分；及
第1導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的下方部分；
所述第2晶體管包括以下構(gòu)成
所述柵極電極；
第2柵極絕緣膜，用以包圍所述柵極電極周圍的至少一部分；
弧狀半導(dǎo)體層，與所述第2柵極絕緣膜周圍的一部分相鄰接；
第2導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述弧狀半導(dǎo)體層的上方部分，具有與 所述第1導(dǎo)電型上部高濃度半導(dǎo)體層相反的導(dǎo)電型；及
第2導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述弧狀半導(dǎo)體層的下方部分，具有與 所述第1導(dǎo)電型下部高濃度半導(dǎo)體層相反的導(dǎo)電型；
還具備
半導(dǎo)體與金屬的第1化合物層，形成于所述第1晶體管中的所述第1導(dǎo)電型上部 高濃度半導(dǎo)體層上；
半導(dǎo)體與金屬的第2化合物層，形成于所述第1晶體管中的所述第1導(dǎo)電型下部 高濃度半導(dǎo)體層所具有的延長部上，該延長部朝所述第1晶體管的外方且朝水平方向延 伸；
半導(dǎo)體與金屬的第3化合物層，形成于所述第2晶體管中的所述第2導(dǎo)電型上部 高濃度半導(dǎo)體層上；
半導(dǎo)體與金屬的第4化合物層，形成于所述第2晶體管中的所述第2導(dǎo)電型下部 高濃度半導(dǎo)體層所具有的延長部上，該延長部朝所述第2晶體管的外方且朝水平方向延 伸；
第1接觸部，形成于所述第1及第3化合物層上，用以將所述第1晶體管中的所述 第1導(dǎo)電型上部高濃度半導(dǎo)體層、與所述第2晶體管中的所述第2導(dǎo)電型上部高濃度半導(dǎo) 體層予以彼此電性連接；及
輸出配線，電性連接于所述第1接觸部。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第3實(shí)施方式的半導(dǎo)體器件，其中， 還具備
第2接觸部，形成于所述第2化合物層上；
第3接觸部，形成于所述第4化合物層上；
第4接觸部，形成于所述柵極電極上；
輸出配線，連接于所述第1接觸部，用以輸出信號；
輸入配線，連接于所述第4接觸部，用以輸入信號；
第1電源配線，連接于所述第2接觸部，且與外部電源連接；及
第2電源配線，連接于所述第3接觸部，且與外部電源連接。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第1實(shí)施方式的半導(dǎo)體器件，其中，
所述第1導(dǎo)電型上部高濃度半導(dǎo)體層為P+型上部半導(dǎo)體層；
所述第1導(dǎo)電型下部高濃度半導(dǎo)體層為ρ+型下部半導(dǎo)體層；
所述第2導(dǎo)電型上部高濃度半導(dǎo)體層為η+型上部半導(dǎo)體層；
所述第2導(dǎo)電型下部高濃度半導(dǎo)體層為η+型下部半導(dǎo)體層。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第3實(shí)施方式的半導(dǎo)體器件，其中，
將在所述弧狀半導(dǎo)體層與所述第2柵極絕緣膜周圍的一部分相接的邊界所形成 的弧長設(shè)為Wru及將所述島狀半導(dǎo)體層的外周長設(shè)為Wp時，Wp ^ 2XWn。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第3實(shí)施方式的半導(dǎo)體器件，其中，
將在所述弧狀半導(dǎo)體層與所述第2柵極絕緣膜周圍的一部分相接的邊界所形成 的弧長設(shè)為Wru及將所述島狀半導(dǎo)體層的外周長設(shè)為Wp時，Wp較Wn大。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第3實(shí)施方式的半導(dǎo)體器件，其中，
將所述弧狀半導(dǎo)體層的溝道長度設(shè)為Lru及將所述島狀半導(dǎo)體層的溝道長度設(shè)為 Lp 時，Ln 義 Lp0
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第3實(shí)施方式的半導(dǎo)體器件，其中，
將所述弧狀半導(dǎo)體層的溝道長度設(shè)為Lru及將所述島狀半導(dǎo)體層的溝道長度設(shè)為 Lp 時，Wp ^ 2Wn，而且，Ln ^ Lp。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第3實(shí)施方式的半導(dǎo)體器件，其中，
將所述弧狀半導(dǎo)體層的溝道長度設(shè)為Lru及將所述島狀半導(dǎo)體層的溝道長度設(shè)為 Lp 時，Wp > Wn，而且，Ln ^ Lp。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第1實(shí)施方式的半導(dǎo)體器件，其中，
所述第1晶體管為增強(qiáng)(enhancement)型nMOS晶體管；
所述第1導(dǎo)電型上部高濃度半導(dǎo)體層為ρ+型半導(dǎo)體層；
所述第1導(dǎo)電型下部高濃度半導(dǎo)體層為ρ+型半導(dǎo)體層；
所述第2晶體管為增強(qiáng)型pMOS晶體管；
所述第2導(dǎo)電型上部高濃度半導(dǎo)體層為n+型半導(dǎo)體層；
所述第2導(dǎo)電型下部高濃度半導(dǎo)體層為n+型半導(dǎo)體層；
所述柵極電極由用以將nMOS晶體管與pMOS晶體管作成增強(qiáng)型的材料所形成。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第3實(shí)施方式的半導(dǎo)體器件，其中，
所述第1至第4化合物層均為硅與金屬的化合物層。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，如所述第2實(shí)施方式的半導(dǎo)體器件，其中，
所述第1及第2晶體管分別為增強(qiáng)型nMOS晶體管及pMOS晶體管；
所述島狀半導(dǎo)體層為島狀硅層；
所述弧狀半導(dǎo)體層為弧狀硅層；
所述第1導(dǎo)電型上部及下部高濃度半導(dǎo)體層分別為ρ+型硅層；
所述第2導(dǎo)電型上部及下部高濃度半導(dǎo)體層分別為n+型硅層。
此外，在本發(fā)明的較優(yōu)選實(shí)施方式中，
所述島狀半導(dǎo)體層為η型或無摻雜的島狀硅層；
所述弧狀硅層為ρ型或無摻雜的弧狀硅層。
(發(fā)明效果)
依據(jù)本發(fā)明的第1實(shí)施方式的半導(dǎo)體器件，即可謀求具有使用SGT的CMOS反向器 電路的半導(dǎo)體器件的高集成化。
依據(jù)本發(fā)明的第2實(shí)施方式的半導(dǎo)體器件，即可謀求具有使用SGT的CMOS反向器電路的半導(dǎo)體器件的高集成化。
依據(jù)本發(fā)明的第3實(shí)施方式的半導(dǎo)體器件，即可謀求具有使用SGT的CMOS反向器 電路的半導(dǎo)體器件的高集成化。
此外，在本發(fā)明的第3實(shí)施方式的半導(dǎo)體器件中，通過設(shè)為Wp 2Wn而且Ln Lp， 由于空穴的移動率為電子的移動率的一半，因此可使nMOS晶體管的電流驅(qū)動力與pMOS晶 體管的電流驅(qū)動力相同，及可將反向器的閾值電壓設(shè)為電源電壓的一半。
此外，在本發(fā)明的第3實(shí)施方式的半導(dǎo)體器件中，通過設(shè)為Wp > Wn而且Ln Lp， 即可提供一種PMOS晶體管的柵極區(qū)域較nMOS晶體管的柵極區(qū)域大，且由使用高集成的SGT 的CMOS反向器電路所構(gòu)成的半導(dǎo)體器件。
此外，在本發(fā)明的第1實(shí)施方式的半導(dǎo)體器件中，
所述第1晶體管為增強(qiáng)型nMOS晶體管；
所述第1導(dǎo)電型上部高濃度半導(dǎo)體層為ρ+型半導(dǎo)體層；
所述第1導(dǎo)電型下部高濃度半導(dǎo)體層為ρ+型半導(dǎo)體層；
所述第2晶體管為增強(qiáng)型pMOS晶體管；
所述第2導(dǎo)電型上部高濃度半導(dǎo)體層為n+型半導(dǎo)體層；
所述第2導(dǎo)電型下部高濃度半導(dǎo)體層為η+型半導(dǎo)體層；
所述柵極電極由用以將nMOS晶體管與pMOS晶體管作成增強(qiáng)型的材料所形成，借 此即可將pMOS晶體管及nMOS晶體管均作成增強(qiáng)型。


圖1中的(a)為本發(fā)明的一實(shí)施例的半導(dǎo)體器件的平面圖，(b)為(a)的X_X’剖 面圖，(c)為(a)的Y-Y’剖面圖。
圖2中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖3中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖4中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖5中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖6中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖7中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖8中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖9中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖10中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖11中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖12中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖13中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖14中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖15中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖16中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖17中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖18中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖19中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖20中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖21中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖22中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖23中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖對中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖25中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖沈中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖27中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖觀中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。圖四中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面 為(a)的X-X’剖面圖，(c)為(a)的Y-Y’剖面圖。
圖30中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖3l中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖32中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖33中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖34中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖35中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖36中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖37中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖38中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖39中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖40中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖4l中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖42中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖43中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖44中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖45中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖46中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖47中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖48中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X—X’剖面圖，(C)為(a)的Y—Y’剖面圖。
圖49中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟圖的平面圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖50中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖51中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖52中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖53中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖M中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖55中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
圖56中的(a)為用以說明本發(fā)明的一實(shí)施例的半導(dǎo)體器件的制造步驟 圖，(b)為(a)的X-X’剖面圖，(c)為(a)的Y_Y’剖面圖。
其中，附圖標(biāo)記說明如下
101、105、108、123、127
102,115
103、107、110、111、112、119、
104
106、109、116
113
114
117,118
120、129
122,131
125
126
133、134、135、136
137
138、139、140、141
142、143、144、145
146、148
147
149圖的平面 圖的平面 圖的平面 圖的平面 圖的平面 圖的平面 圖的平面氧化膜P型或無摻雜的硅層 阻劑 121、124、128、130、132η型或無摻雜的硅層 氮化膜 第2弧狀硅層 島狀硅層 氮化膜側(cè)壁 η+型硅層 P+型硅層?xùn)艠O絕緣膜、高電介質(zhì)膜 柵極電極、金屬 硅與金屬的化合物層層間膜 接觸孔 接觸部 電源配線 輸出配線 輸入配線具體實(shí)施方式
以下參照

本發(fā)明的實(shí)施例的半導(dǎo)體器件及其制造方法。
圖1中，(a)顯示本發(fā)明的實(shí)施例的半導(dǎo)體器件的平面圖，(b)顯示該平面圖的X-X’剖面圖，(c)顯示該平面圖的Y-Y’剖面圖。
如圖1中的(a)至圖1中的(c)所示，本實(shí)施例的半導(dǎo)體器件為具有使用SGT的 CMOS反向器電路，具備屬于增強(qiáng)型nMOS晶體管的第1晶體管，對柵極施加電壓以促使反 轉(zhuǎn)層的形成，借此在源極-漏極間形成溝道；及屬于增強(qiáng)型PMOS晶體管的第2晶體管。
第1晶體管具備將源極、柵極、漏極對襯底(圖中未示出)朝垂直方向配置而成的 島狀硅層114。
第1晶體管還具備第1柵極絕緣膜125(12 )，用以包圍島狀硅層114周圍；柵 極電極126，用以包圍第1柵極絕緣膜125(125a)周圍；第Ip+型(第1導(dǎo)電型)硅層131， 形成于島狀硅層114的上方部分；及第2p+型硅層122，形成于島狀硅層114的下方部分。
第2晶體管具備柵極電極126 ；第2柵極絕緣膜125 (12 )，用以包圍柵極電極 1 周圍的一部分；第2弧狀硅層113，與第2柵極絕緣膜125 (125b)周圍的一部分相鄰接； 第In+型(第2導(dǎo)電型)硅層129，形成于第2弧狀硅層113的上方部分；及第2n+型硅層 120，形成于第2弧狀硅層113的下方部分。
本實(shí)施例的半導(dǎo)體器件還具備硅與金屬的第1化合物層135，形成于第Ip+型硅層 131 上。
在朝第2p+型硅層122的外方(從島狀硅層114離開的方向)而且水平方向延伸 的延長部上，形成有硅與金屬的第2化合物層136。本實(shí)施例的半導(dǎo)體器件還具備該第2化 合物層136。
本實(shí)施例的半導(dǎo)體器件還具備硅與金屬的第3化合物層134，形成于第In+型硅層 129 上。
在朝第2n+型硅層120的外方(從島狀硅層114離開的方向)而且水平方向延伸 的延長部上，形成有硅與金屬的第4化合物層133。本實(shí)施例的半導(dǎo)體器件還具備該第4化 合物層133。
本實(shí)施例的半導(dǎo)體器件還具備第1接觸部143，形成于第1化合物層135上及第3 化合物層134上，用以將第1晶體管中的ρ+型硅層131與第2晶體管中的η+型硅層127予 以電性連接。
本實(shí)施例的半導(dǎo)體器件還具備第2接觸部144，形成于第2化合物層136上，且與 第2化合物層136電性連接；第3接觸部142，形成于第4化合物層133上，且與第4化合 物層133電性連接；第4接觸部145，形成于柵極電極1 上；輸出配線147，電性連接于第 1接觸部143 ；輸入配線149，連接于第4接觸部145 ；第1電源配線148，連接于第2接觸部 144 ；以及第2電源配線146，連接于第3接觸部142。輸出配線147用以輸出信號至外部， 輸入配線149用以從外部輸入信號。第1電源配線148及第2電源配線146使用于將外部 的直流電源等與本實(shí)施例的半導(dǎo)體器件予以電性連接。
另外，第1接觸部143也可為與第1化合物層135、第3化合物層134分別物理性 分離而連接的彼此獨(dú)立的接觸部。
在本實(shí)施例的半導(dǎo)體器件中，通過包圍島狀硅層114周圍的第1柵極絕緣膜 125 (125a)、包圍第1柵極絕緣膜125 (125a)周圍的柵極電極126、形成于島狀硅層114的上 方部分的第Ip+型硅層131、及形成于島狀硅層114的下方部分的第2p+型硅層122而構(gòu)成 屬于pMOS晶體管的pMOS SGT。
此外，在本實(shí)施例的半導(dǎo)體器件中，通過柵極電極126、包圍柵極電極126周圍的 一部分的第2柵極絕緣膜125 (125b)、與第2柵極絕緣膜125 (125b)周圍的一部分相鄰接的 第2弧狀硅層113、形成于第2弧狀硅層113的上方部分的第In+型硅層129、及形成于第2 弧狀硅層113的下方部分的第2n+型硅層120而構(gòu)成屬于nMOS晶體管的nMOS SGT0
參照圖1中的(a)至(c)，在本實(shí)施例的半導(dǎo)體器件中，將在第2弧狀硅層113與 第2柵極絕緣膜125周圍的一部分相鄰接的邊界所形成的弧長設(shè)為Wru及將島狀硅層114 的外周長設(shè)為Wp時，Wp ^ 2Wn。再者，在本實(shí)施例的半導(dǎo)體器件中，將第2弧狀硅層113 的溝道長度設(shè)為Lru及將島狀硅層114的溝道長度設(shè)為Lp時，Ln ^ Lp。如此，通過設(shè)為 Wp ^ 2ffn而且Ln ^ Lp，pM0S晶體管的柵極寬度即成為nMOS晶體管的柵極寬度的2倍，而 由于空穴的移動率為電子的移動率的一半，因此可使nMOS晶體管的電流驅(qū)動力與pMOS晶 體管的電流驅(qū)動力相同，及可將反向器的閾值電壓設(shè)為電源電壓的一半。
另外，在本實(shí)施例的半導(dǎo)體器件中，也可設(shè)為將在第2弧狀硅層113與第2柵極 絕緣膜125周圍的一部分相鄰接的邊界所形成的弧長設(shè)為Wru及將島狀硅層114的外周長 設(shè)為Wp時，Wp > Wn而且Ln ^ Lp。借此，在由pMOS晶體管的柵極寬度較nMOS晶體管的柵 極寬度大的使用SGT的CMOS反向器電路所構(gòu)成的半導(dǎo)體器件中也可謀求高集成化。
此外，在本實(shí)施例的半導(dǎo)體器件中，第1晶體管為增強(qiáng)型nMOS晶體管，由第1柵極 絕緣膜125 (125a)、柵極電極126、島狀硅層114、第Ip+型硅層131、及第2p+型硅層122所構(gòu) 成。再者，第2晶體管為增強(qiáng)型pMOS晶體管，由柵極電極126、第2柵極絕緣膜125 (125b)、 第2弧狀硅層113、第In+型硅層129、及第2n+型硅層120所構(gòu)成。
再者，在本實(shí)施例的半導(dǎo)體器件中，柵極電極126以用以將nMOS晶體管與pMOS晶 體管作成增強(qiáng)型的材料，例如以Al (鋁)來形成，借此不對柵極電極1 施加電壓，而可使 nMOS晶體管、pMOS晶體管的源極-漏極間為截止(cut off)狀態(tài)(非導(dǎo)通狀態(tài))。
以下參照圖2至圖56說明用以形成本發(fā)明的半導(dǎo)體器件的構(gòu)造的制造步驟的一 例。另外，在此等附圖中，對于相同構(gòu)成要素賦予相同符號。圖2至圖56為用以說明本發(fā) 明的半導(dǎo)體器件的制造步驟圖。在圖2至圖56中，(a)顯示用以說明本發(fā)明的實(shí)施例的半 導(dǎo)體器件的制造步驟的平面圖，(b)顯示該平面圖的X-X’剖面圖，(c)顯示該平面圖的Y-Y’ 剖面圖。
參照圖2，在形成于氧化膜101上的ρ型或無摻雜的硅層102上，形成具有既定圖 案的阻劑103，用以形成η型硅層。在將硅層102設(shè)為無摻雜時，不需要此步驟。
接下來參照圖3，使用阻劑103作為掩模，植入磷(P)，在硅層102的既定部位形成 η型硅層104。之后，將阻劑103剝離。在將硅層102設(shè)為無摻雜時，不需要此步驟。
接下來參照圖4，在硅層102上，依序形成氧化膜105、氮化膜106。
接下來參照圖5，在硅層102上的既定位置，形成具有用以形成成為島狀硅層114 的硅柱的既定圖案的阻劑107。
接下來參照圖6，使用阻劑107作為掩模，通過蝕刻將氧化膜105、氮化膜106進(jìn)行整形。
接下來參照圖7，將阻劑107剝離。
接下來參照圖8，以覆蓋氧化膜105及氮化膜106的方式，從硅層102上沉積氧化 膜 108。
接下來參照圖9，以殘留于氧化膜105及氮化膜106周圍的方式，使用反應(yīng)性離子 蝕刻將氧化膜108進(jìn)行回蝕(etch back)。
接下來參照圖10，以覆蓋氧化膜105、氮化膜106、氧化膜108的方式沉積氮化膜 109。
接下來參照圖11，以殘留于氧化膜108周圍的方式，使用反應(yīng)性離子蝕刻將氮化 膜109進(jìn)行回蝕。
接下來參照圖12，在氧化膜105、氮化膜106、氧化膜108、氮化膜109上，形成具有 用以形成第2弧狀硅層113的既定圖案的阻劑110。
接下來參照圖13，以阻劑110作為掩模，將氮化膜109進(jìn)行蝕刻，以使殘存于氧化 膜108的側(cè)壁。
接下來參照圖14，將阻劑110剝離。
接下來參照圖15，在硅層102上，以覆蓋氧化膜105、氮化膜106、氧化膜108、氮化 膜109的一部分的方式，形成既定圖案的阻劑111、112。
接下來參照圖16，使用阻劑111、112作為掩模，僅將氧化膜108選擇性地通過蝕刻 予以去除。
接下來參照圖17，從存在有經(jīng)去除的氧化膜108的空間，將硅層102表層的硅通過 蝕刻予以去除。
接下來參照圖18，將阻劑111、112剝離。
接下來參照圖19，通過蝕刻將氧化膜108去除。
接下來參照圖20，使用氮化膜106及氮化膜109作為蝕刻阻劑，且通過各向異性蝕 刻將硅層102的硅蝕刻至既定深度。借此，形成島狀硅層114、第2弧狀硅層113、p型或無 摻雜的硅層115。
接下來參照圖21，以均勻厚度的薄層覆蓋氮化膜109、氮化膜106、島狀硅層114、 第2弧狀硅層113、ρ型或無摻雜的硅層115的方式沉積氮化膜116。
接下來參照圖22，通過各向異性蝕刻將氮化膜116進(jìn)行蝕刻，且在島狀硅層114、 第2弧狀硅層113的側(cè)壁，以殘存成側(cè)壁間隔層(side wall spacer)狀的方式形成氮化膜 側(cè)壁 117、118。
接下來參照圖23，以從氮化膜側(cè)壁118、氮化膜106上覆蓋島狀硅層114的方式形 成用以植入雜質(zhì)的阻劑119。
接下來參照圖24，使用阻劑119作為掩模，在朝第2弧狀硅層113的外方(從島狀 硅層114隔開的方式)而且水平方向延伸的延長部植入砷(As)，形成η+型硅層120。
接下來參照圖25，將阻劑119剝離。
接下來參照圖26，以從氮化膜側(cè)壁117、氮化膜109上覆蓋第2弧狀硅層113的方 式，形成用以植入雜質(zhì)的阻劑121。
接下來參照圖27，使用阻劑121作為掩模，在朝島狀硅層114的柱狀部分的外方 (從島狀硅層114的柱狀部分離開的方向)而且水平方向延伸的延長部植入硼(B)，形成ρ+ 型硅層122。
接下來參照圖28，將阻劑121剝離。
接下來參照圖29，以填埋存在于第2弧狀硅層113及島狀硅層114的柱狀部分的側(cè)壁的空間的方式，在將氧化膜123沉積至超過第2弧狀硅層113及島狀硅層114的柱狀 部分的高度之后，通過CMP(Chemical Mechanical Polishing，化學(xué)機(jī)械研磨)予以平坦化。
接下來參照圖30，在氧化膜123及第2弧狀硅層113上的既定位置，形成具有用以 將柵極部蝕刻的既定圖案的阻劑124。
接下來參照圖31，將島狀硅層114周圍的氧化膜123通過蝕刻至既定深度予以去除。
接下來參照圖32，將阻劑124剝離。
接下來參照圖33，通過蝕刻將島狀硅層114的側(cè)壁的氮化膜側(cè)壁118、第2弧狀硅 層113的側(cè)壁的氮化膜側(cè)壁117予以去除。
接下來參照圖34，為了在島狀硅層114、第2弧狀硅層113、及氧化膜123上形成成 為第1及第2柵極絕緣膜125 (12 )、125 (12 )的高電介質(zhì)膜125、柵極電極126，沉積鋁 等的金屬126，且通過CMP予以平坦化。
接下來參照圖35，將島狀硅層114周圍的金屬1 回蝕至既定深度(島狀硅層114 的高度方向的中央位置)。
接下來參照圖36，在通過回蝕去除金屬126的空間沉積氧化膜127，且通過CMP予 以平坦化。
接下來參照圖37，通過蝕刻將露出于表層的高電介質(zhì)膜125予以去除。
接下來參照圖38，通過蝕刻將島狀硅層114上的氮化膜106、第2弧狀硅層113上 的氮化膜109、第2弧狀硅層113的側(cè)壁的氮化膜側(cè)壁117予以去除。
接下來參照圖39，通過蝕刻將島狀硅層114上的氧化膜105予以去除。
接下來參照圖40，以填埋島狀硅層114上的空間的方式，形成具有用以植入雜質(zhì) 的既定圖案的阻劑128。
接下來參照圖41，使用阻劑1 作為掩模，在第2弧狀硅層113植入砷(As)，形成 η.型硅層129。
接下來參照圖42，將阻劑128剝離。
接下來參照圖43，在除了島狀硅層114上的空間以外的既定位置，形成具有用以 植入雜質(zhì)的既定圖案的阻劑130。
接下來參照圖44，在島狀硅層114植入硼(B)，形成ρ+型硅層131。
接下來參照圖45，將阻劑130剝離。
接下來參照圖46，以填埋島狀硅層114上的空間、及第2弧狀硅層113上的一部分 空間的方式，形成用以蝕刻氧化膜的阻劑132。
接下來參照圖47，通過蝕刻將氧化膜123予以去除。
接下來參照圖48，將阻劑130剝離。
接下來參照圖49，通過蝕刻將圖47的蝕刻步驟中殘存的氧化膜123予以去除。
接下來參照圖50，在η+型硅層120、η+型硅層129、ρ+型硅層131、ρ+型硅層122 上，分別形成硅與金屬的第1化合物層133、第2化合物層134、第3化合物層135、第4化合 物層136。以此金屬而言可使用Ni (鎳)或Co (鈷)，而此化合物層可例如通過在硅上沉積 鎳膜，且進(jìn)一步施以熱處理在硅表面形成Ni硅化物層而形成。
接下來參照圖51，從第1至第4化合物層133至136、氧化膜127等的上沉積層間膜 137。
接下來參照圖52，包含第2、第3化合物層134、135，以露出第2弧狀硅層113上的 空間的方式，形成接觸孔138。
接下來參照圖53，以露出第1、第4化合物層133、136的方式形成接觸孔139、140。
接下來參照圖54，以露出島狀硅層114周圍的金屬126的一部分的方式形成接觸 孔 141。
接下來參照圖55，將接觸孔138、139、140、141以金屬材料埋入，以形成接觸部 142、143、144、145。
接下來參照圖56，以分別電性連接于接觸部144、142的方式形成第1及第2電 源配線148、146，且以分別電性連接于接觸部145、143的方式形成輸入配線149、輸出配線 147。
通過以上方式，形成本發(fā)明的實(shí)施例的半導(dǎo)體器件的構(gòu)造(參照圖1)。
本發(fā)明不限于上述實(shí)施例，也可作各種修正及應(yīng)用。元件構(gòu)造為一例，可適當(dāng)變更。
本申請根據(jù)2009年9月16日申請的日本發(fā)明專利申請第2009-214166號、及2009 年12月觀日申請的日本發(fā)明專利申請第2009-297211號主張優(yōu)先權(quán)，包含該申請的發(fā)明 內(nèi)容(說明書)、權(quán)利要求、附圖及發(fā)明摘要。日本發(fā)明專利申請第2009-214166號及日本 發(fā)明專利申請第2009-297211號所揭示的內(nèi)容，茲于此參照全部引用。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，具備第1晶體管與第2晶體管，且通過所述第1及第 2晶體管發(fā)揮作為反向器的功能；所述第1晶體管包括以下構(gòu)成 島狀半導(dǎo)體層；第1柵極絕緣膜，用以包圍所述島狀半導(dǎo)體層周圍； 柵極電極，用以包圍所述第1柵極絕緣膜周圍；第1導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的上方部分；及 第1導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的下方部分； 所述第2晶體管包括以下構(gòu)成 所述柵極電極；第2柵極絕緣膜，用以包圍所述柵極電極周圍的至少一部分； 半導(dǎo)體層，與所述第2柵極絕緣膜周圍的至少一部分相鄰接； 第2導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述半導(dǎo)體層的上方部分，具有與所述第1導(dǎo) 電型上部高濃度半導(dǎo)體層相反的導(dǎo)電型；及第2導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述半導(dǎo)體層的下方部分，具有與所述第1導(dǎo) 電型下部高濃度半導(dǎo)體層相反的導(dǎo)電型；還具備第1接觸部，用以將所述第1晶體管中的所述第1導(dǎo)電型上部高濃度半導(dǎo)體層、 與所述第2晶體管中的所述第2導(dǎo)電型上部高濃度半導(dǎo)體層予以彼此電性連接。
2.一種半導(dǎo)體器件，其特征在于，具備第1晶體管與第2晶體管，且通過所述第1及第 2晶體管發(fā)揮作為反向器的功能；所述第1晶體管包括以下構(gòu)成 島狀半導(dǎo)體層；第1柵極絕緣膜，用以包圍所述島狀半導(dǎo)體層周圍； 柵極電極，用以包圍所述第1柵極絕緣膜周圍；第1導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的上方部分；及 第1導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的下方部分； 所述第2晶體管包括以下構(gòu)成 所述柵極電極；柵極絕緣膜，用以包圍所述柵極電極周圍的至少一部分； 弧狀半導(dǎo)體層，與所述柵極絕緣膜周圍的一部分相鄰接；第2導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述弧狀半導(dǎo)體層的上方部分，具有與所述 第1導(dǎo)電型上部高濃度半導(dǎo)體層相反的導(dǎo)電型；及第2導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述弧狀半導(dǎo)體層的下方部分，具有與所述 第1導(dǎo)電型下部高濃度半導(dǎo)體層相反的導(dǎo)電型；還具備第1接觸部，用以將所述第1晶體管中的所述第1導(dǎo)電型上部高濃度半導(dǎo)體層、 與所述第2晶體管中的所述第2導(dǎo)電型上部高濃度半導(dǎo)體層予以彼此電性連接。
3.一種半導(dǎo)體器件，其特征在于，具備第1晶體管與第2晶體管，且通過所述第1及第 2晶體管發(fā)揮作為反向器的功能；所述第1晶體管包括以下構(gòu)成島狀半導(dǎo)體層；第1柵極絕緣膜，用以包圍所述島狀半導(dǎo)體層周圍； 柵極電極，用以包圍所述第1柵極絕緣膜周圍；第1導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的上方部分；及 第1導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述島狀半導(dǎo)體層的下方部分； 所述第2晶體管包括以下構(gòu)成 所述柵極電極；第2柵極絕緣膜，用以包圍所述柵極電極周圍的至少一部分； 弧狀半導(dǎo)體層，與所述第2柵極絕緣膜周圍的一部分相鄰接； 第2導(dǎo)電型上部高濃度半導(dǎo)體層，形成于所述弧狀半導(dǎo)體層的上方部分，具有與所述 第1導(dǎo)電型上部高濃度半導(dǎo)體層相反的導(dǎo)電型；及第2導(dǎo)電型下部高濃度半導(dǎo)體層，形成于所述弧狀半導(dǎo)體層的下方部分，具有與所述 第1導(dǎo)電型下部高濃度半導(dǎo)體層相反的導(dǎo)電型； 還具備半導(dǎo)體與金屬的第1化合物層，形成于所述第1晶體管中的所述第1導(dǎo)電型上部高濃 度半導(dǎo)體層上；半導(dǎo)體與金屬的第2化合物層，形成于所述第1晶體管中的所述第1導(dǎo)電型下部高濃 度半導(dǎo)體層所具有的延長部上，該延長部朝所述第1晶體管的外方且朝水平方向延伸；半導(dǎo)體與金屬的第3化合物層，形成于所述第2晶體管中的所述第2導(dǎo)電型上部高濃 度半導(dǎo)體層上；半導(dǎo)體與金屬的第4化合物層，形成于所述第2晶體管中的所述第2導(dǎo)電型下部高濃 度半導(dǎo)體層所具有的延長部上，該延長部朝所述第2晶體管的外方且朝水平方向延伸；第1接觸部，形成于所述第1及第3化合物層上，用以將所述第1晶體管中的所述第1 導(dǎo)電型上部高濃度半導(dǎo)體層、與所述第2晶體管中的所述第2導(dǎo)電型上部高濃度半導(dǎo)體層 予以彼此電性連接；及輸出配線，電性連接于所述第1接觸部。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，還具備 第2接觸部，形成于所述第2化合物層上；第3接觸部，形成于所述第4化合物層上；第4接觸部，形成于所述柵極電極上；輸出配線，連接于所述第1接觸部，用以輸出信號；輸入配線，連接于所述第4接觸部，用以輸入信號；第1電源配線，連接于所述第2接觸部，且與外部電源連接；及第2電源配線，連接于所述第3接觸部，且與外部電源連接。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述第ι導(dǎo)電型上部高濃度半導(dǎo)體層為P+型半導(dǎo)體層； 所述第ι導(dǎo)電型下部高濃度半導(dǎo)體層為P+型半導(dǎo)體層； 所述第2導(dǎo)電型上部高濃度半導(dǎo)體層為n+型半導(dǎo)體層； 所述第2導(dǎo)電型下部高濃度半導(dǎo)體層為η+型半導(dǎo)體層。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，將在所述弧狀半導(dǎo)體層與所述第2 柵極絕緣膜周圍的一部分相接的邊界所形成的弧長設(shè)為Wru及將所述島狀半導(dǎo)體層的外周 長設(shè)為Wp時，Wp ^ 2XWn。
7.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，將在所述弧狀半導(dǎo)體層與所述第2 柵極絕緣膜周圍的一部分相接的邊界所形成的弧長設(shè)為Wru及將所述島狀半導(dǎo)體層的外周 長設(shè)為Wp時，Wp較Wn大。
8.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，將所述弧狀半導(dǎo)體層的溝道長度 設(shè)為Lru及將所述島狀半導(dǎo)體層的溝道長度設(shè)為Lp時，Ln ^ Lp。
9.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，將在所述弧狀半導(dǎo)體層與所述第2 柵極絕緣膜周圍的一部分相接的邊界所形成的弧長設(shè)為Wru將所述島狀半導(dǎo)體層的外周長 設(shè)為Wp、將所述弧狀半導(dǎo)體層的溝道長度設(shè)為Lru及將所述島狀半導(dǎo)體層的溝道長度設(shè)為 Lp 時，Wp ^ 2Wn，而且，Ln ^ Lp。
10.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，將在所述弧狀半導(dǎo)體層與所述第 2柵極絕緣膜周圍的一部分相接的邊界所形成的弧長設(shè)為Wru將所述島狀半導(dǎo)體層的外周 長設(shè)為Wp、將所述弧狀半導(dǎo)體層的溝道長度設(shè)為Lru及將所述島狀半導(dǎo)體層的溝道長度設(shè) 為 Lp 時，Wp > Wn，而且，Ln ^ Lp。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述第1晶體管為增強(qiáng)型nMOS晶體管；所述第1導(dǎo)電型上部高濃度半導(dǎo)體層為P+型半導(dǎo)體層；所述第1導(dǎo)電型下部高濃度半導(dǎo)體層為P+型半導(dǎo)體層；所述第2晶體管為增強(qiáng)型pMOS晶體管；所述第2導(dǎo)電型上部高濃度半導(dǎo)體層為n+型半導(dǎo)體層；所述第2導(dǎo)電型下部高濃度半導(dǎo)體層為n+型半導(dǎo)體層；所述柵極電極由用以將nMOS晶體管與pMOS晶體管作成增強(qiáng)型的材料所形成。
12.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，所述第1至第4化合物層均為硅 與金屬的化合物層。
13.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述第1及第2晶體管分別為增強(qiáng)型nMOS晶體管及pMOS晶體管； 所述島狀半導(dǎo)體層為島狀硅層； 所述弧狀半導(dǎo)體層為弧狀硅層；所述第1導(dǎo)電型上部及下部高濃度半導(dǎo)體層分別為P+型硅層； 所述第2導(dǎo)電型上部及下部高濃度半導(dǎo)體層分別為n+型硅層。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于， 所述島狀半導(dǎo)體層為η型或無摻雜的島狀硅層；所述弧狀硅層為P型或無摻雜的弧狀硅層。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件。本發(fā)明的一實(shí)施例的半導(dǎo)體器件具備第1晶體管與第2晶體管，且發(fā)揮作為反向器的功能。第1晶體管由島狀半導(dǎo)體層114、包圍島狀半導(dǎo)體層周圍的第1柵極絕緣膜125、包圍柵極絕緣膜周圍的柵極電極126、形成于島狀半導(dǎo)體層的上部及下方部分的p+型半導(dǎo)體層所構(gòu)成。第2晶體管由柵極電極126、包圍柵極電極周圍的一部分的第2柵極絕緣膜125、與柵極絕緣膜周圍的一部分相鄰接的弧狀半導(dǎo)體層113、形成于弧狀半導(dǎo)體層的上部及下方部分的n+型半導(dǎo)體層所構(gòu)成。第1接觸部將第1晶體管的p+型半導(dǎo)體層及第2晶體管的n+型半導(dǎo)體層予以電性連接。
文檔編號H01L27/02GK102035533SQ20101028897
公開日2011年4月27日 申請日期2010年9月16日 優(yōu)先權(quán)日2009年9月16日
發(fā)明者中村廣記, 舛岡富士雄 申請人:日本優(yōu)尼山帝斯電子株式會社