專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及一種半導體器件。
技術背景
半導體器件中，尤其以使用屬于具有MOS (Metal Oxide Semiconductor，金屬氧化 物半導體)構造的柵極電極的場效晶體管的MOS晶體管的集成電路，已邁入高集成化的一 途。隨著此高集成化，其中所使用的MOS晶體管，其微細化已進展至毫微米(nano)領域。 在MOS晶體管構成屬于數字(digital)電路的基本電路之一的反向器(inverter)電路 (NOT電路)時，若該MOS晶體管的微細化進展，漏電(leak)電流的抑制會變得困難，使得 可靠性因為熱載子(hot carrier)效應而降低。此外，從確保必要電流量的要求來說，會有 無法謀求電路占有面積的尺寸降低(size down)的問題。為了解決此種問題，乃提出一種 具有將源極、柵極、漏極對襯底朝垂直方向配置而成的島狀半導體層，且由柵極將該島狀半 導體層予以包圍的構造的環(huán)繞式柵極晶體管(Surrounding Gate Transistor, SGT)，及提 出一種使用 SGT 的 CMOS 反向器電路(S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki、 A. Nitayama>K. Hieda、H. Takato>K. Sunouchi>F. Horiguchi>K. Ohuchi>F. Masuoka、H. Hara> "A Novel Circuit Technology with Surrounding Gate Transistors(SGT' s)for Ultra High Density DRAM' s ( 一種使用SGT的超高密度DRAM的新穎電路技術)“、IEEE JSSC、 第30卷、第9期、1995年)。雖已通過使用此SGT的CMOS反向器電路實現了小型化，惟期 望實現使用SGT的CMOS反向器電路更進一步的小型化。發(fā)明內容
(發(fā)明所欲解決的問題)
本發(fā)明是有鑒于上述實情而研發(fā)，其目的在提供一種具有使用SGT的CMOS反向器 電路，而可實現高集成化的半導體器件。
(解決問題的手段)
本發(fā)明的第1實施方式的半導體器件的特征在于，包含柱狀構造體，配置于襯底 上，且具有第1硅、第2硅及第1絕緣物；其中該第2硅的導電型與所述第1硅不同；該第1 絕緣物由所述第1硅及所述第2硅所包夾，且相對于所述襯底朝垂直方向延伸；
第1上下一對硅層，以包夾所述第1硅的方式配置在所述第1硅上下，且包含導電 型與所述第1硅不同的第1高濃度雜質；
第2上下一對硅層，以包夾所述第2硅的方式配置在所述第2硅上下，且包含導電 型與所述第2硅不同的第2高濃度雜質；
第2絕緣物，用以包圍所述第1硅、所述第2硅、所述第1上下一對硅層、及所述第 2上下一對硅層周圍、與所述第1絕緣物；及
導電體，包圍所述第2絕緣物周圍；
所述第1上下一對硅層內的上方的硅層、與所述第2上下一對硅層內的上方的硅層電性連接；
通過將第1電源供給至所述第1上下一對硅層內的下方的硅層，并且將第2電源 供給至所述第2上下一對硅層內的下方的硅層來操作。
此外，在本發(fā)明的優(yōu)選實施方式中，在所述柱狀構造體中，所述第1硅為ρ型或本 質(intrinsic)型硅，所述第2硅為η型或本質型硅，所述第1絕緣物為第1氧化膜；
權利要求
1.一種半導體器件，其特征在于，包含柱狀構造體，配置于襯底上，且具有第1硅、第2硅及第1絕緣物；其中該第2硅的導電 型與所述第1硅不同；該第1絕緣物由所述第1硅及所述第2硅所包夾，且相對于所述襯底 朝垂直方向延伸；第1上下一對硅層，以包夾所述第1硅的方式配置在所述第1硅上下，且包含導電型與 所述第1硅不同的第1高濃度雜質；第2上下一對硅層，以包夾所述第2硅的方式配置在所述第2硅上下，且包含導電型與 所述第2硅不同的第2高濃度雜質；第2絕緣物，用以包圍所述第1硅、所述第2硅、所述第1上下一對硅層、及所述第2上 下一對硅層周圍、與所述第1絕緣物；及導電體，包圍所述第2絕緣物周圍；所述第1上下一對硅層內的上方的硅層、與所述第2上下一對硅層內的上方的硅層電 性連接；通過將第1電源供給至所述第1上下一對硅層內的下方的硅層，并且將第2電源供給 至所述第2上下一對硅層內的下方的硅層來操作。
2.如權利要求1所述的半導體器件，其特征在于，在所述柱狀構造體中，所述第1硅為 P型或本質型硅，所述第2硅為η型或本質型硅，所述第1絕緣物為第1氧化膜；所述第1上下一對硅層分別為包含η型高濃度雜質的硅層；所述第2上下一對硅層分別為包含ρ型高濃度雜質的硅層；所述第2絕緣物發(fā)揮作為柵極絕緣膜功能，所述導電體發(fā)揮作為柵極電極功能。
3.如權利要求2所述的半導體器件，其特征在于，所述第1硅及所述第2硅均作成四角 柱形狀。
4.如權利要求3所述的半導體器件，其特征在于，作成所述四角柱形狀的第1硅的底面 的四角形的鄰接于所述第1氧化膜的邊的長度Ll滿足以下關系式1，L1<2xa/(2x^)f)x(2xssilicon)/(gχNA) ·..(關系式 1)其中，爐F是表示費米電位，ε silicon是表示硅的介電常數，q是表示電子的電荷量，N 是表示第1硅的雜質濃度。
5.如權利要求3所述的半導體器件，其特征在于，作成所述四角柱形狀的第1硅的底面 的四角形的與鄰接于所述第1氧化膜的邊正交的邊的長度L2滿足以下關系式2，L2< V(2 χ φΡχ (2x fsilicon)/(9 χ Na)...(關系式 2)其中，PF是表示費米電位，ε Silicon是表示硅的介電常數，q是表示電子的電荷量，Να 是表示第1硅的雜質濃度。
6.如權利要求3所述的半導體器件，其特征在于，作成所述四角柱形狀的第2硅的底面 的四角形的鄰接于所述第1氧化膜的邊的長度L3滿足以下關系式3，Ls^2 X A/(2x^F)x(2x￡silicon)/(g'xND) · · ·(關系式 3)其中，PF是表示費米電位，ε Silicon是表示硅的介電常數，q是表示電子的電荷量，Nd 是表示第2硅的雜質濃度。
7.如權利要求3所述的半導體器件，其特征在于，作成所述四角柱形狀的第2硅的底面的四角形的與鄰接于所述第1氧化膜的邊正交的邊的長度L4滿足以下關系式4， L4< λ/(2 χ φτ) χ (2 χ esilicon) /(q χ Nd) · · ·(關系式 4)其中，PF是表示費米電位，ε Silicon是表示硅的介電常數，q是表示電子的電荷量，Nd 是表示第2硅的雜質濃度。
8.如權利要求2所述的半導體器件，其特征在于，所述第1硅及所述第2硅均作成半圓 柱形狀。
9.如權利要求1所述的半導體器件，其特征在于，發(fā)揮作為柵極絕緣膜功能的所述第2 絕緣物、包圍所述第2絕緣物周圍且發(fā)揮作為柵極電極功能的所述導電體、所述第1硅及所 述第1上下一對硅層構成增強型nMOS晶體管；發(fā)揮作為柵極絕緣膜功能的所述第2絕緣物、包圍所述第2絕緣物周圍且發(fā)揮作為柵 極電極功能的所述導電體、所述第2硅及所述第2上下一對硅層構成增強型pMOS晶體管； 所述導電體是由用以將nMOS晶體管與pMOS晶體管作成增強型的材料所形成。
全文摘要
本發(fā)明提供一種半導體器件，包含柱狀構造體，配置于襯底上，由p型硅(102)、n型硅(104)、及配置于p型硅與n型硅之間且相對于襯底朝垂直方向延伸的氧化物(116)所構成；配置于p型硅的上下的高濃度n型硅層(134、122)；配置于n型硅的上下的高濃度p型硅層(136、124)；絕緣物(127)，包圍p型硅(102)、n型硅(104)及氧化物(116)，且發(fā)揮作為柵極絕緣體功能；及導電體(128)，包圍絕緣物(127)，且發(fā)揮作為柵極電極功能。
文檔編號H01L29/78GK102034872SQ20101050267
公開日2011年4月27日 申請日期2010年9月30日 優(yōu)先權日2009年10月1日
發(fā)明者中村廣記, 舛岡富士雄 申請人:日本優(yōu)尼山帝斯電子株式會社