專利名稱：自動對準的鰭型可編程存儲單元的制作方法
技術領域：
本發(fā)明是關于根基于相變化存儲材料的高密度存儲裝置，例如硫屬化物材料及其它可編程電阻存儲材料，及此種裝置的制造方法。
背景技術：
相變化為基礎的存儲材料，例如硫屬化物或其它類似的材料可以通過施加合適應用于集成電路中的電流階級而導致在一非晶態(tài)與一結晶態(tài)之間的相變化。此大致為非晶態(tài)具有較大致為結晶態(tài)更高的電阻率，其可以很容易被感應而作為指示數據之用。這些特性引起了使用可編程電阻材料作為非易失存儲器電路的興趣，其可以進行隨機存取的讀取或寫入。自非晶狀態(tài)改變?yōu)榻Y晶狀態(tài)的相變化通常是一較低電流的操作。而自結晶狀態(tài)改變?yōu)榻Y非晶狀態(tài)的相變化，在此稱為復位，一般是一高電流操作，其包含一個短且高電流密度脈沖以熔化或打斷此晶相結構，在此相變化材料快速的冷卻之后，退火此熔化的相變化材料且允許至少一部份的相變化材料穩(wěn)定至非晶態(tài)。復位操作所需的電流密度可由降低在存儲單元內相變化材料元件的大小及/或在電極及相變化材料之間的接觸面積，故較高的電流密度可通過使用較小的絕對電流值通過此相變化材料而達成。一個存儲單元中的相變化存儲元件的尺寸可以通過限制電流于一較小的體積中來減少。在形成一限制存儲單元結構的方案中，一鰭型底電極元件被形成且隨后被凹陷以提供一較窄縫隙供沉積相變化材料之用。此工藝的困難在于需要將相變化材料注入非常窄的縫隙中。此外，完成后的鰭型相變化材料僅具有有限的高度，其會限制此存儲單元的能量節(jié)省表現。

發(fā)明內容
有鑒于此，本發(fā)明的主要目的在于提供一種自動對準的鰭型可編程存儲單元，該存儲單元具有一底電極與一存取裝置電性耦接、一頂電極及一 L形存儲材料元件與底電極和頂電極電性耦接。此L形存儲材料元件具有通常為水平基底部分及一平面垂直部分，其中該存儲材料元件的該平面垂直部分(鰭型)是由沉積一存儲材料薄膜于一寬溝道的側壁所形成，且其可以被認為具有一高度。本發(fā)明的再一目的為提供一存儲單元具有一底電極、一頂電極及一 L形存儲材料元件，其具有通常為水平基底部分及一平面垂直部分與底電極和頂電極電性耦接。在某些實施例中，存儲材料元件的水平基底部分與底電極的一接觸表面接觸。在某些實施例中，存儲材料元件平面垂直部分的一上方端點的一表面與頂電極接觸；在其它的實施例中，存儲材料層是在頂電極之下，且存儲材料元件平面垂直部分的一上方端點的一表面與存儲材料層接觸。
此存儲材料元件平面垂直部分的一上方端點的接觸表面是通常為平面的，且通常位于與底電極接觸表面平行的平面上，且與L形存儲材料元件平面垂直部分正交。在某些實施例中，該存儲材料元件包含一可編程電阻材料。在某些實施例中，該可編程電阻材料包括一相變化存儲材料，且在某些如此的實施例中，該相變化存儲材料包括硫屬化物為基礎的材料，例如是鍺銻碲(GST)合金。本發(fā)明的另一目的為提供一種存儲陣列包含一存儲單元陣列，該存儲單元包括一 L形存儲材料元件與底電極和頂電極電性耦接。該底電極于一存取裝置陣列之上且與其電性耦接，該存取裝置與字線電性耦接，且該頂電極與位線電性耦接或構成位線。在某些實施例中，該存取裝置包括晶體管；在某些實施例中，該晶體管包括場效晶體管(FET)且在某些實施例中，該晶體管包括雙極結晶體管(BJT)；在某些實施例中，該存取裝置包括二極管；在某些實施例中，該存取裝置包括雙極結晶體管(BJT)裝置。本發(fā)明的又一目的為提供一種制造一存儲單元的方法，包含形成一介電支持層于一底電極之上，該介電支持層具有一上表面；形成一空穴穿過該介電支持層；裸露該底電極的一表面且定義一具有側壁的介電支持結構；形成一存儲材料薄膜于該介電支持結構之上及該空穴中；沉積一介電間隔物層于該存儲材料薄膜之上；由該介電側壁間隔物層形成一介電側壁間隔物，且一存儲材料結構具有一通常為水平基底部分于該介電側壁間隔物之下及一通常為垂直部分于該介電側壁間隔物與該介電支持結構的側壁之間；形成一介電注入層；平坦該介電注入層以裸露該存儲材料結構的該垂直部分的上方端點；沉積一頂電極材料于該平坦化的介電注入層之上；以及由該頂電極材料形成一頂電極及由該存儲材料結構形成一存儲材料元件。因為存儲材料元件平面垂直部分的一上方端點的表面是由于平坦化的結果所形成，此表面通常是平面的，且通常位于與底電極接觸表面平行的平面上，且與L形存儲材料元件平面垂直部分正交。在某些實施例中，此方法更包含，于沉積一頂電極材料于該平坦化的介電注入層之上的步驟之前，形成一存儲材料層于該平坦化的介電注入層之上。在某些實施例中，沉積一介電支持層包含沉積一介電材料層，例如是氧化硅，或是一熱絕緣材料。在某些實施例中，形成一空穴穿過該介電支持層包括一圖案化刻蝕，例如通過一光刻技術。在某些實施例中，形成一存儲材料薄膜包含形成一例如是鍺銻碲(GST)合金的相變化材料材料薄膜，且在某些如此形成相變化材料材料的實施例中，包含例如是化學氣相沉積的氣相沉積。在某些實施例中，沉積一介電間隔物層包含沉積一介電材料層，例如是氧化硅，或是一熱絕緣材料。在某些實施例中，形成該介電側壁間隔物及形成該存儲材料結構是分階段進行。在某些實施例中，形成該介電側壁間隔物包含非均向刻蝕該介電間隔物層，使用一方向性刻蝕，例如是等離子體方向性刻蝕。在某些實施例中，形成該存儲材料結構包含刻蝕未由該介電側壁間隔物所覆蓋的該存儲材料薄膜部分。在某些實施例中， 形成一介電注入層包含沉積一介電材料，此介電材料例如是氧化硅或是氮化硅。在某些實施例中，平坦化該介電注入層包括使用化學機械拋光(CMP)進行。在某些實施例中，形成該頂電極及該存儲材料元件包含一次或多次圖案化刻蝕，例如通過一光刻技術。本發(fā)明的再一目的為提供一種制造一具有存儲單元的存儲陣列的方法，包含提供一底電極陣列于一存取裝置陣列之上且與其電性耦接，該存取裝置與字線電性耦接；形成一介電支持層于該底電極陣列之上，該介電支持層具有一上表面；形成一空穴穿過該介電支持層，定義一具有側壁的介電支持結構且裸露鄰接該側壁的該底電極的表面；形成一存儲材料薄膜于該介電支持結構之上及該空穴中；沉積一介電間隔物層于該存儲材料薄膜之上；由該介電側壁間隔物層形成一介電側壁間隔物，且一存儲材料結構具有一通常為水平基底部分于該介電側壁間隔物之下及一通常為垂直部分于該介電側壁間隔物與該介電支持結構的側壁之間；形成一介電注入層；平坦該介電注入層以裸露該存儲材料結構的該垂直部分的上方端點；沉積一頂電極材料于該平坦化的介電注入層之上；以及由該頂電極材料形成一頂電極及由該存儲材料結構形成一存儲材料元件。本發(fā)明的方法包括形成自動對準的存儲材料元件并不需要在一窄的空間中沉積存儲材料。此方法是簡單明確的且可以可靠地提供具有改良高度的薄膜鰭型相變化存儲元件。在不同的實施例中，本發(fā)明的鰭型相變化存儲單元中有著狹窄定義的鰭型可編程存儲元件可以減少復位所需的能量，且因此減少復位電流。存儲單元的尺寸也可以因此對應地減少，且分隔存儲單元陣列之間的驅動裝置距離也可以放寬。


圖IA顯示本發(fā)明實施例的一相變化存儲單元的三維示意圖。圖IB顯示圖IA的相變化存儲單元的剖面示意圖。圖IC顯示本發(fā)明另一實施例的一相變化存儲單元的三維示意圖。圖ID顯示圖IC的相變化存儲單元的剖面示意圖。2A圖顯示本發(fā)明實施例的第一電極陣列的上視圖。圖2B顯示圖2A中的第一電極陣列一部分的三維示意圖。圖3到圖12顯示根據本發(fā)明實施例的可編程存儲單元陣列工藝階段的三維示意圖。圖13到圖15顯示根據本發(fā)明另一實施例的可編程存儲單元陣列工藝階段的三維示意圖。圖16到圖18顯示根據本發(fā)明另一實施例的可編程存儲單元陣列的三維示意圖。圖19是顯示使用本發(fā)明所描述的存儲單元的存儲陣列的示意圖。圖20顯示集成電路的簡化示意圖，其中集成電路包括一存儲單元陣列，每一個存儲單元包括一二極管存取裝置和一個此處所描述的鰭型可編程電阻存儲元件。圖21A、圖21B、圖21C顯示根據本發(fā)明實施例適合用于一存儲陣列中的存取裝置陣列的范例示意圖。圖22A、圖22B顯示根據本發(fā)明另一實施例適合用于一存儲陣列中的存取裝置陣列的范例示意圖。主要元件符號說明10、11:存儲單元12:底電極13 存取裝置14:底電極15 =L型存儲材料元件的基底部分
17 =L型存儲材料元件的垂直部分18 垂直部分的上端一個較窄表面19、130:存儲材料層20:陣列的上視圖21 陣列的一段落22:底電極24:介電支持30:介電支持層40、144 介電支持結構41、120:溝道42:底電極的裸露區(qū)域44 垂直側壁50、51、54 存儲材料薄膜60:介電側壁間隔物層71 存儲材料薄膜的裸露表面74、104 介電側壁間隔物85 存儲材料元件通常水平的基底部分87 存儲材料元件通常垂直部分90:介電注入層100:介電注入107 垂直部分的上端的表面115、117 存儲材料結構110:頂電極的平坦表面119:存儲材料線140:頂電極材料層190 具有鰭型存儲材料元件的存儲單元陣列196 存儲元件198 存取裝置201 集成電路214 字線(列)譯碼器及驅動器130、192、216 字線218:位線(行)譯碼器114、120、194、220 位線222、226:總線224 感測放大器/數據輸入結構230:其它電路234 控制器236 偏壓調整供應電壓、電流源228 數據輸入線
232 數據輸出線2100、2300 單晶襯底2101,2301 存取裝置陣列2105、2305 第一導電型態(tài)的阱區(qū)2115 場效晶體管2315 存取裝置(二極管)2120,2320 導線2122 第一終端2123 通道區(qū)域2124 第二終端2127、2327 導電覆蓋層2130 字線2132、2332 隔離結構2135 側壁結構2160、2162 介電層2230、2330 介電層2322 淡摻雜N型(N-)材料終端2323 重摻雜P型(P+)材料終端
具體實施例方式本發(fā)明的下述實施方式一般將參照特定結構實施例及方法。將為吾人所了解的本發(fā)明創(chuàng)作并未受限于其詳細描述內容特別是對于所接露的實施例及方法，同時本發(fā)明亦可使用其它特征、元件、方法、和實施例來實施。本發(fā)明所述的較佳實施例并不局限其范圍，而由權利要求范圍中定義。本領域技術人員亦可了解本發(fā)明實施方式中的各種等同變化。為了簡化說明起見，在各實施例中所使用的相同元件，在其它圖中或許不會再次標號。此外， 也是為了簡化說明起見，某些特征并不會在每一個圖中皆顯示，但是其并不會妨礙對本發(fā)明的理解。圖IA和圖IB顯示本發(fā)明實施例通常一單位存儲單元10的示意圖。此存儲單元包括一底電極12與一存取裝置13電性耦接。此存取裝置與字線電性耦接。在此例示實施例中此存取裝置為二極管。一個L型存儲材料元件于底電極12之上。此L型存儲材料元件包括一垂直部分17以及一基底部分15。在此范例中的基底部分15與底電極12的一接觸表面16連接。此L型存儲材料元件垂直部分17的上端一個較窄表面18在此范例中與頂電極14的一接觸表面連接。在此范例中頂電極構成一位線。介于底電極12和頂電極14 之間的電流路徑是經由(鰭型)存儲材料元件的垂直部分17，且因此，此可編程電阻存儲裝置也可以稱為"鰭型"裝置。圖IC和圖ID顯示本發(fā)明另一實施例通常一單位存儲單元11的示意圖。此存儲單元系與圖IA和圖IB所示的存儲單元類似，除了增加額外的一存儲材料層19于L型存儲材料元件垂直部分17與頂電極14之間。如同圖IA和圖IB的實施例所示，此存儲單元包括一底電極12與一存取裝置13電性耦接。此存取裝置與字線電性耦接。在此例示實施例中此存取裝置為二極管。一個L型存儲材料元件于底電極12之上。此L型存儲材料元件包括一垂直部分17以及一基底部分15。在此范例中的基底部分15與底電極12的一接觸表面16連接。此L型存儲材料元件垂直部分17的上端一個較窄表面18在此范例中與存儲材料層19的一接觸表面連接。在此范例中頂電極構成一位線。介于底電極12和頂電極 14之間的電流路徑是經由(鰭型)存儲材料元件的垂直部分17以及存儲材料層19。此增加的存儲材料層19可以改善此存儲單元的熱隔離。此存儲單元結構提供許多優(yōu)良的特征，如同圖1A、圖1B、圖IC和圖ID所示。存儲元件中存儲材料的體積可以非常少，具有由所沉積的存儲材料薄膜厚度所決定的厚度。圖 IB和圖ID中標示有重要部份的尺寸。特別是，鰭型垂直部分17的厚度(tmv)非常小，而鰭型垂直部分17的高度QO則是非常大。在不同的實施例中，此厚度(tmv)最小可以是1納米且可以是在1到50納米范圍之間，通常是在5到15納米范圍之間，且在一特定范例時為 8納米；在不同的實施例中，此高度(hm)最小可以是10納米且可以是在10到200納米范圍之間，通常是在20到100納米范圍之間，且在一特定范例時約為50納米。為了提供最合適的電性接觸，此鰭型垂直部分17表面18與頂電極14(或是在其它實施例中的存儲材料層 19)之間的接觸區(qū)域是越小越好，可以是最小特征尺寸的平方(舉例而言，在最小特征尺寸是5納米時為25平方納米)，且可以是在25到2500平方納米范圍之間，通常是在100到 500平方納米范圍之間，最好是在約200平方納米范圍。在本發(fā)明以下的一實施例中關于制造存儲單元陣列方法的不同階段中，也可以使用其它的尺寸。圖19是顯示使用本發(fā)明所描述的存儲單元的存儲陣列190的示意圖。在此范例中，每一存儲單元包含一二極管存取裝置198及一鰭型可編程電阻存儲元件196 (以可變電阻器表示)，串聯安排在沿著對應字線192與對應位線194之間的一電流路徑上。以下會更詳細地描述，在一給定存儲單元中的存儲元件可以編程至包含一第一及一第二電阻狀態(tài)的多個電阻狀態(tài)之一。該陣列包含多條字線192及位線194，該些字線192包含與第一方向平行延伸的字線192a、192b及192c，及該些位線194包含與第二方向平行延伸的位線194a、194b及194c， 第二方向是與第一方向垂直。該陣列190是表示為一交點陣列，因為字線192及位線194 是以一給定字線130及一給定位線120彼此橫跨但非實際上交叉的方式配置，及存儲單元位于字線192及位線194的交點位置處。存儲單元10是陣列190的代表存儲單元，及被配置在位線192b與字線194b的交點處，該存儲單元10包含一二極管198及串聯配置的存儲元件196，該二極管198電性耦接至字線192b，及存儲元件196電性耦接至位線194b。陣列100的存儲單元10的讀取與寫入，可通過施加適當電壓脈沖至對應字線192b 與位線194b以誘發(fā)通過選擇的存儲單元10的電流而達成。所施加電壓的大小階級及持續(xù)時間是視所進行的操作而定，該操作例如是讀取操作或寫入操作。于儲存在存儲單元10中的數據值的一讀取(或感測)操作時，與對應字線192b 及位線194b耦接的偏壓電路(可參見例如圖20中的偏壓調整供應電壓電流源236)施加一適當大小階級及持續(xù)時間的讀取脈沖通過該存儲單元10，以誘發(fā)電流流過且不會使存儲元件196發(fā)生電阻狀態(tài)的變化。該流過存儲單元10的電流是視存儲元件196的電阻而定， 及因而與儲存在存儲單元10中的該數據值相關。此數據值可以由例如感測放大器(可參見例如圖20中的感測放大器/數據輸入結構224)比較該位線194b的電流與一合適的參考電流而得。于儲存在存儲單元10中的一編程操作時，與對應字線192b及位線194b耦接的偏壓電路(可參見例如圖20中的偏壓調整供應電壓電流源236)施加一適當大小階級及持續(xù)時間的讀取脈沖通過該存儲單元10，以誘發(fā)存儲元件196的一可編程改變以將數據值儲存在存儲單元10中，存儲元件196的電阻是與儲存在存儲單元10中的該數據值相關。此調整偏壓包括一第一調整偏壓足以正向偏壓此二極管198且改變存儲元件196 的電阻狀態(tài)自對應于第一編程狀態(tài)的電阻值至對應于第二編程狀態(tài)的電阻值。此調整偏壓也包括一第二調整偏壓足以正向偏壓此二極管198且改變存儲元件196的電阻狀態(tài)自對應于第二編程狀態(tài)的電阻值至對應于第一編程狀態(tài)的電阻值。在不同的實施例中，此存儲元件196單極性操作的調整偏壓可以包括一個或多個電壓脈沖，且電壓階級及脈沖時間可以根據每個實施例由實驗地決定。圖20顯示集成電路的簡化示意圖，其中集成電路201包括一交會點存儲單元陣列 190。在此范例中，每一個存儲單元包括一二極管存取裝置和一個此處所描述的鰭型可編程電阻存儲元件。字線(列)譯碼器214與多條字線216耦接且電性溝通。位線(行)譯碼器218與多條位線220電性溝通以自陣列190的存儲單元(未示)讀取數據或寫入數據至其中。地址是由總線222提供給字線譯碼及驅動器214與位線譯碼器218。方塊224中的感測放大器與數據輸入結構經由數據總線2 與位線譯碼器218耦接。數據由集成電路 201上的輸入/輸出端口提供給數據輸入線228，或者由集成電路201其它內部/外部的數據源，輸入至方塊224中的數據輸入結構。其它電路230被包含于集成電路201之內，例如泛用目的處理器或特殊目的應用電路，或是模塊組合以提供由陣列190所支持的系統(tǒng)單芯片功能。數據由方塊224中的感測放大器，經由數據輸出線232，提供至集成電路201，或提供至集成電路201內部/外部的其它數據終端。在本實施例中所使用的控制器234，使用了偏壓調整狀態(tài)機構236，并控制了偏壓調整供應電壓的應用，例如讀取、編程以及編程確認電壓。該控制器234可利用特殊目的邏輯電路而應用，如本領域技術人員所熟知。在替代實施例中，該控制器234包括了通用目的處理器，其可使于同一集成電路，以執(zhí)行一計算機程序而控制裝置的操作。在又一實施例中，該控制器234是由特殊目的邏輯電路與通用目的處理器組合而成。本發(fā)明所述的存儲材料元件的可編程電阻材料實施例包括相變化存儲材料，包括硫屬化物材料與其它材料。硫屬化物包括下列四元素中的任一者氧(0)、硫(S)、硒(％)、 以及碲(Te)，形成元素周期表上第VIA族的部分。硫屬化物包括將一硫屬元素與一更為正電性的元素或自由基結合而得。硫屬化合物合金包括將硫屬化合物與其它物質如過渡金屬等結合。一硫屬化合物合金通常包括一個以上選自元素周期表第IVA族的元素，例如鍺 (Ge)以及錫(Sn)。通常，硫屬化合物合金包括下列元素中一個以上的復合物銻(Sb)、鎵 (( )、銦an)、以及銀(Ag)。許多以相變化為基礎的存儲材料已經被描述于技術文件中， 包括下列合金鎵/銻、銦/銻、銦/硒、銻/碲、鍺/碲、鍺/鋪/硫、銦/鋪/碲、鎵/硒 /碲、錫/銻/碲、銦/銻/鍺、銀/銦/銻/碲、鍺/錫/銻/碲、鍺/銻/硒/碲、以及碲 /鍺/銻/硫。在鍺/銻/碲合金家族中，可以嘗試大范圍的合金成分。此成分可以下列特征式表示TeafebSb1(lMa+b)，其中a與b代表了所組成元素的原子總數為100%時，各原子的百分比。一位研究員描述了最有用的合金是，在沉積材料中所包含的平均碲濃度是遠低于70 %，典型地是低于60 %，并在一般型態(tài)合金中的碲含量范圍從最低23 %至最高58 %， 且最佳是介于48%至58%的碲含量。鍺的濃度是高于約5%，且其在材料中的平均范圍是從最低8%至最高30%，一般是低于50%。最佳地，鍺的濃度范圍是介于8%至40%。在此成分中所剩下的主要成分則為銻。(Ovshinky ‘112專利，欄10 11)由另一研究者所評估的特殊合金包括 Ge2Sb2Te^GeSb2iTep 以及 GeSb4iTe715 (Noboru Yamada, "Potential of Ge-Sb-Te Phase-change Optical Disks forHigh-Data-Rate Recording，，，SPIE v. 3109, pp. 28-37(1997))更一般地，過渡金屬如鉻(Cr)、鐵0 )、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉬 (Pt)、以及上述的混合物或合金，可與鍺/銻/碲結合以形成一相變化合金其包括有可編程的電阻性質?？墒褂玫拇鎯Σ牧系奶厥夥独?，系如Ovshinsky ‘ 112專利中欄11-13所述， 其范例在此系列入參考。在一些實施例中，硫屬化物及其它相變化材料摻雜雜質來修飾導電性、轉換溫度、 熔點及使用在摻雜硫屬化物存儲元件的其它特性。使用在摻雜硫屬化物代表性的雜質包含氮、硅、氧、二氧化硅、氮化硅、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦、氧化鈦?？蓞⒁娒绹鴮＠?，800, 504號專利及美國專利申請?zhí)柕?005/0029502號專利。相變化合金能夠在一個第一結構狀態(tài)以及一個第二結構狀態(tài)之間變換，其中第一結構狀態(tài)是指材料大致為非晶的固態(tài)，第二結構狀態(tài)是指材料在此存儲單元的主動通道區(qū)域內的其局部狀態(tài)是在一個大致結晶的固態(tài)。這些合金至少是雙穩(wěn)態(tài)的。此非晶相的用語是指一個相對不規(guī)則的結構，或比單晶相更不規(guī)則的結構，其具有可測得的特性，例如和結晶相相比具有更高的電阻率。此結晶相的用語是指一個相對規(guī)則的結構，其比非晶結構更有規(guī)則，其具有可測得的特性，例如具和非晶相相比具有更低的電阻率。通常，相變化材料可在不同可測得的局部規(guī)則的狀態(tài)之間作電性切換，這些狀態(tài)是在完全非晶相及完全結晶相狀態(tài)之間的范圍內。其它在非晶相與結晶相之間變換時受到影響的材料特性包含原子排列，自由電子濃度以及活化能量。此材料可能轉換至不同的固態(tài)相或二個以上的固態(tài)相的組合，以在完美的非晶相以及完美的結晶相之間調變。在此材料中的電性特性亦可能隨著改變。相變化合金可能通過電子脈沖的應用自某一相態(tài)改變至另一相態(tài)。目前已知較短且較高強度的脈沖容易將此相變化材料改變至一個大致的非晶相狀態(tài)。而較長且較低強度的脈沖容易將此相變化材料改變至一個大致的結晶相狀態(tài)。對于較短且較強的脈沖，其具有足夠高的能量而能讓晶體結構的鍵能斷裂，且其是足夠短而能避免原子重新排列而成為結晶相狀態(tài)。適當的脈沖數據不需太麻煩的實驗即可專用地調整用于特定的相變化合金。 在以下所揭露的部份，此相變化材料是以GST代表，且可推論出其它種類的相變化材料亦可被采用。對于PCRAM的應用，在此的說明是以Ge52Sb2I^5為例作為適當的材料。其它的可編程電阻存儲器材料可被用于本發(fā)明的其它的實施例中，包含其它使用晶體相變化以決定電阻的材料，或是其它使用電子脈沖以改變電阻狀態(tài)的存儲器材料。 這些范例包含用于電阻式隨機存取存儲器(RRAM)的材料，例如金屬氧化物包含W0X、NiO, Nb2O5, CuO2, Ta2O5, A1203、Co0、Fe203> HfO2, TiO2, SrTiO3, SrZrO3, (BaSr)TiO30 在此之外的范例還包含用于磁阻式隨機存取存儲器(MRAM)，例如旋轉力矩轉換(STT)MRAM，的材料，包含例如以下至少一種材料CoFeB, Fe、Co、Ni、Gd、Dy、CoFe, NiFe, MnAs, MnBi、MnSb、CrO2,MnCFe2O3、FeOFe2O5, NiCFe2O3、MgOFe2、EuO、Y3Fe5O120 其范例請見，例如，美國專利公開號 % 2007/0176251 ^4 "Magnetic Memory Device and Method ofFabricating the Same”，其是在此作為參考之用。另外的范例包含固態(tài)的電解質材料，其是用于可編程金屬化單元(PMC)存儲器，或納米存儲器，例如銀摻雜的硫化鍺電解質以及銅摻雜的硫化鍺電解質。請參閱，例如，N. E. Gilbert 等人于 Solid-Mate Electronics 49(2005) 1813-1819 所發(fā)表的，，A macromodel of programmable metallization cell devices，，一文，其是在此作為參考之用。圖2A、圖2B及圖3到圖12顯示根據本發(fā)明實施例的可編程存儲單元陣列工藝階段的示意圖。圖2A顯示一底電極22陣列一部分的上視圖，其裸露出一介電支持M的表面。圖 2B顯示如此陣列的一段落21，其是圖2A中的虛線圍起來的部分。此段落21包含六列的兩個底電極，及兩行的六個底電極?？梢岳斫獾氖牵纂姌O22是與形成其下襯底上的存取裝置電性耦接(未顯示于圖中)；此與底電極電性耦接的存取裝置在每一列中與一字線耦接， 且此存儲單元在每一行中與一位線耦接(會于底下更詳細地描述)。合適的底電極22材料包括例如是金屬、金屬為基礎的或是非金屬材料等導電材料，例如銅、鋁或是鈦和鈦為基礎的材料例如TiN、氮氧化鈦(TON)；鉭和鉭為基礎的材料例如TaN ；多晶硅、鎢為基礎的材料例如硅化鎢等；以及低熱傳導性電極材料，例如氧化鑭鎳(LNO)和LaSrMnO3(LSMO)。合適的介電支持M材料包括例如可以做為中間介電層的材料，且包括氧化物(例如氧化硅)。底電極的上表面可以使用例如是化學機械拋光技術(CMP)進行平坦化。此底電極可以具有一厚度例如是在1到100納米范圍之間，通常是在10到50納米范圍之間，且在一特定范例時約為20納米。圖3顯示一介電支持30形成于底電極陣列的表面之上。合適的介電支持M材料包括例如可以做為中間介電層的材料，且包括氧化物(例如氧化硅)及氮化物(例如氮化硅)；最好是低介電常數介電層(例如摻雜氧化硅)；及最好是具有低導熱性的材料。此介電支持層可以使用，舉例而言例如是物理氣相沉積(PVD)或是化學氣相沉積(CVD)形成。此介電支持層的厚度是自上表面至下層底電及陣列表面進行測量，是與L型存儲材料元件的最終高度相關，會于以下更詳細地描述。之后，在此介電支持層中形成空穴。這些空穴將底層底電極陣列的區(qū)域裸露出來， 且定義具有側壁的介電支持結構。在圖4所示的范例中，這些空穴是沿著與底電極陣列之下的字線平行的溝道41。由溝道41所定義的此介電支持結構40通常是具有垂直側壁44。 這些溝道是安排成使得底電極22的區(qū)域42在鄰接此側壁44處是裸露出來的；且在此所示的范例中，這些溝道是安排成及放置成使得底電極22的區(qū)域42在鄰接每一個溝道的兩側側壁44皆是裸露出來的。這些空穴舉例而言是由一圖案化刻蝕的光刻技術或是反應式離子刻蝕技術(RIE) 所形成。當使用反應式離子刻蝕技術(RIE)時，可以再進行一清潔步驟。合適的技術可以產生一個大致平坦、幾乎垂直的側壁，且可以使用兩個或以上的步驟行進行。之后，形成一存儲材料薄膜于此介電支持結構的上表面及側壁之上，且于底電極陣列裸露的區(qū)域之上。如圖5所示的完成結構，其中存儲材料薄膜順形地覆蓋在此介電支持結構40的上表面50以及側壁M之上；也順形地覆蓋在底電極陣列裸露的區(qū)域51之上。如此的結果是存儲材料薄膜與底電極22裸露的區(qū)域42接觸。在此范例中顯示，是使用一硫屬化物。此硫屬化物薄膜可以使用蒸氣沉積形成，舉例而言例如是物理氣相沉積(PVD)或是化學氣相沉積(CVD)。用以形成硫屬化物材料的一例示方法是利用PVD濺射或磁控濺射方式，其反應氣體為氬氣、氮氣及/或氦氣，壓力為ImTorr至IOOmTorr。此沉積步驟一般是于室溫下進行。 一長寬比為1 5的準直器可用以改良其注入表現。為了改善其注入表現，亦可使用數十至數百伏特的直流偏壓。另一方面，亦可同時合并使用直流偏壓以及準直器。另一個使用化學氣相沉積來形成硫屬化物的例示方法揭露于美國專利公開號第 2006/0172067 號，其發(fā)明名稱為” Chemical Vapor Deposition ofChalcogenide Materials”，其中的內容乃并入本文作為參考。有時需要在真空中或氮氣環(huán)境中進行一沉積后退火處理，以改良硫屬化物材料的結晶態(tài)。此退火處理的溫度典型地是介于100°C至400°C，而退火時間則少于30分鐘。此存儲材料薄膜的厚度(tmv)是在1到50納米范圍之間，通常是在5到15納米范圍之間，且在一特定范例時為8納米。請參閱圖IB和圖1D，存儲薄膜在側壁M處建立存儲材料元件鰭型垂直部分17的最終厚度(tmv)；且在底電極22裸露區(qū)域42表面之上的存儲薄膜處51的厚度建立存儲材料元件基底部分15的最終寬度(tj?？梢岳斫獾氖牵驗榇舜鎯Ρ∧づc大致是平面的介電支持結構的側壁順形，此存儲材料元件的鰭型垂直部分因此也是大致平面的，且可以在此處稱為"平面"的。于形成存儲材料薄膜之后，一介電側壁間隔物層形成于此存儲材料薄膜之上。其完成結構如圖6所示，其中介電側壁間隔物層60覆蓋于存儲材料薄膜之上。合適的介電側壁間隔物層的材料包括氧化物(例如氧化硅)及氮化物(例如氮化硅)；最好是低介電常數介電層(例如摻雜氧化硅)。最佳的材料僅會少量或是不會與存儲材料薄膜反應；且最佳的材料與存儲材料薄膜的附著性良好。當此存儲材料是一 GST型態(tài)相變化材料時，舉例而言，最佳的側壁間隔物材料是氮化硅。此介電側壁間隔物層可以使用，舉例而言例如是化學氣相沉積(CVD)、原子層化學氣相沉積(ALCVD)或是原子層沉積(ALD)形成。此介電側壁間隔物層可以是在1到100納米范圍之間，通常是在5到30納米范圍之間，且在一特定范例時約為15納米。于介電側壁間隔物形成之后，形成一具有通常為水平基底部分于介電側壁間隔物 (即介于介電側壁間隔物與此電極陣列表面)之下，及一通常為平面垂直部分于介電側壁間隔物與介電支持結構之間的存儲材料結構。換個方式而言，此完成的存儲材料結構在沿著穿越溝道的剖面在線是一個L形結構。此介電側壁間隔物是將介電側壁間隔物60非均向刻蝕至存儲材料薄膜而形成。 形成介電側壁間隔物的合適非均向刻蝕技術包括，舉例而言反應式離子刻蝕(RIE)。如圖 7所示的完成結構，顯示介電側壁間隔物74在由存儲材料薄膜M于介電支持結構40的側壁交會處所定義的內側角度，及存儲材料薄膜51在底電極陣列裸露的區(qū)域之上。此介電側壁間隔物具有一寬度(Wss)在底電極陣列之上。此寬度(Wss)是根據此介電側壁間隔物的厚度及其它因素所決定；此外，此介電側壁間隔物的寬度可以由特定被刻蝕材料的刻蝕參數 (功率、壓力、刻蝕反應氣體)等決定。最好是將存儲材料結構通常為水平基底部分85的寬度最小化，因為與裝置表現性能最重要的因素是垂直部分87。此介電側壁間隔物層60的非均向刻蝕將存儲材料薄膜在50的區(qū)域、介電支持結構40的上表面及底電極陣列未被側壁間隔物74所覆蓋的區(qū)域71裸露出來。此非均向刻蝕可以繼續(xù)直到穿過此存儲材料薄膜裸露區(qū)域；或是此存儲材料薄膜裸露區(qū)域在后續(xù)刻蝕步驟中被移除。當此存儲材料是一 GST型態(tài)相變化材料時，舉例而言，其最好是避免使用氯為基礎的刻蝕化學成分來移除此存儲材料薄膜的裸露區(qū)域。如圖8所示的完成結構。如同之前注意到的，此階段中剩余的存儲材料薄膜為具有通常為水平基底部分85于介電側壁間隔物之下，及一通常為平面垂直部分87于介電側壁間隔物與介電支持結構之間的存儲材料結構。在此階段中此垂直部分87的高度(Hms)大致與介電支持結構40的高度相當；且在此階段中此通常為水平部分85的寬度(Wms)大致與介電側壁間隔物74的寬度(Wss)相當。之后一介電注入形成于溝道中且于圖8的結構之上，如同圖9中所示的90。合適的介電注入材料包括，舉例而言，例如是氧化硅的氧化物、或是例如是氮化硅的氮化物；最好是低介電常數介電層。此介電注入材料，舉例而言，可以是沉積一合適的注入材料而形成。之后圖9所示的結構進行例如是化學機械拋光的平坦化，以形成圖10所示的結構。此平坦化完成結構(包括介電支持結構144、介電注入100、介電側壁間隔物104和存儲材料結構115的垂直部分117)的特征高度可以小于平坦化前介電支持結構40的高度 (Hffls)。平坦化可以將介電支持結構144的上表面、介電注入100、削減后的介電側壁間隔物 104上方邊緣和存儲材料結構115的垂直部分117上端的表面107裸露出來。此平坦化并不會對存儲材料結構115的通常為水平部分85的寬度(Wms)產生影響。因為存儲材料結構115的垂直部分117上端的表面107是由圖9所示的結構進行平坦化而形成，其接觸表面107通常是平面的，且位于一通常與底電極平行的平面之上，且與L形存儲材料結構的垂直部分117正交。之后一頂電極材料層形成于圖10所示的結構的平坦化表面之上，如圖11所示的110。合適的頂電極層材料包括例如是金屬、金屬為基礎的或是非金屬材料等導電材料，例如銅、鋁或是鈦和鈦為基礎的材料例如TiN、氮氧化鈦(TON)；鉭和鉭為基礎的材料例如TaN ；多晶硅、鎢為基礎的材料例如硅化鎢等；以及低熱傳導性電極材料，例如氧化鑭鎳 (LNO)和LaSrMnO3(LSMO)。頂電極層材料可以使用任何適合特定材料的技術形成。如此的技術包括舉例而言，濺射或電鍍或是化學氣相沉積。之后，頂電極材料層被圖案化以形成頂電極于存儲單元之上。此頂電極材料層可以被圖案化以形成頂電極島；或是；如圖12所示的范例，形成分開的細線或是位線114，大致與底下的字線垂直。此頂電極可以具有厚度，舉例而言，在介于200到5000埃的范圍中， 通常是約2000埃。此圖案化的頂電極與存儲材料結構115、117的頂表面107(如圖10所示)接觸，以建立通過介于頂電及與底電極之間的此鰭型存儲材料元件的電流路徑。此外，溝道，例如是溝道120垂直地形成于底層字線之上及介于頂電極之間以將存儲單元的行分隔。此溝道形成至一深度足以將存儲材料結構切開，導致單獨分開的存儲材料元件行。此溝道可以停在底電極層；或是如圖12所示，此溝道也可以穿越底電極層。 在任何情況下，此溝道不能穿過其下的字線。
此頂電極可以在形成溝道之前利用例如是刻蝕方式(通過例如光刻技術)加以圖案化。或是如此處，形成分開的細線或是位線，此頂電極可以圖案化作為溝道的一部份。其中當頂電極(使用相同的掩模)作為溝道的一部份時，此頂電極是與存儲材料結構自動對準。形成溝道的合適技術包括，舉例而言一方向性刻蝕例如反應式離子刻蝕(RIE)。 此反應式離子刻蝕(RIE)通過選取工藝參數來控制；使用低氣壓及較高襯底偏壓可以較佳地控制此溝道的形狀及大小。也可以使用一雙重圖案化或是主體折疊光刻(manifold patterning lithographic)技術；如此技術的范例可參閱Ping Xie等人發(fā)表的文章，，Analysis of higher-order pitchdivision for sub-32nm lithography", Proc. Of SPIE，Vol. 7274，pp. 72741Y-1到72741Y-8，且其內容乃并入本文作為參考。替代地，一存儲材料層可以在形成頂電極層之前，形成一存儲材料層130于圖10 所示的結構的平坦化表面之上，即放置在介于圖10所示的結構的平坦化表面與頂電極層之間，如圖13 圖15中的范例所示。此存儲材料層130可以是自上述的存儲材料中選取。 此存儲材料層130可以是與存儲材料結構115、117相同的材料。之后，如同之前所描述的， 形成一頂電極材料層140于此存儲材料層130之上，如圖14中所示。之后，頂電極材料層被圖案化以形成頂電極于存儲單元之上。此頂電極材料層可以被圖案化以形成頂電極島；或是；如圖15所示的范例，形成分開的細線或是位線114，大致與底下的字線垂直。此頂電極可以具有厚度，舉例而言，在介于200到5000埃的范圍中， 通常是約2000埃。此外，溝道，例如是溝道120垂直地形成于底層字線之上及介于頂電極與存儲材料層130之間以將存儲單元的行分隔。此溝道穿越存儲材料層，導致存儲材料線119于頂電極114之下，如圖15所示。此溝道形成至一深度足以將存儲材料結構切開，導致單獨分開的存儲材料元件行。此溝道可以停在底電極層；或是如圖15所示，此溝道也可以穿越底電極層。在任何情況下，此溝道不能穿過其下的字線。此頂電極可以在形成溝道之前利用例如是刻蝕方式(通過例如光刻技術)加以圖案化?；蚴侨绱颂?，形成分開的細線或是位線，此頂電極可以圖案化作為溝道的一部份。其中當頂電極(使用相同的掩模)作為溝道的一部份時，此頂電極是與存儲材料結構自動對準。圖案化頂電極和形成溝道的合適技術的范例，可以之前所描述的一般。根據頂電極的圖案化及形成溝道所選取的技術，此頂電極的寬度可以與其下的存儲材料元件的寬度相同或是較大。其中，舉例而言，頂電極與其下的存儲材料元件可以是自動對準的，且刻蝕是高度方向性的，此頂電極的寬度可以與其下的存儲材料元件的寬度相同。或是，舉例而言，此刻蝕步驟可以調整以控制下方的存儲材料元件的側削，導致存儲材料元件的寬度是小于頂電極的寬度?；蚴?，舉例而言，頂電極的寬度是小于存儲材料元件的寬度，可以使用不同的掩模進行頂電極的圖案化及形成溝道，或是在后續(xù)的步驟中修剪頂電極的寬度。請參閱圖IB和圖12的范例，其中頂電極114的寬度(Wbl)是等于或大于其下存儲元件的垂直部分17的寬度(Wmv)，介于存儲元件的垂直部分17與頂電極14(114)之間的接觸區(qū)域為接觸表面18的區(qū)域。即，此接觸區(qū)域的面積為存儲元件的垂直部分17的寬度 (Wfflv)乘上厚度(tms)。其中，另一方面，在頂電極114的寬度(Wbl)是小于其下存儲元件的垂直部分17的寬度(Wmv)時，介于存儲元件的垂直部分17與頂電極14(114)之間的接觸區(qū)域面積存儲元件的垂直部分17的厚度(tms)乘上頂電極114的寬度(Wbl)。這些尺寸可以由特定被刻蝕材料的刻蝕參數(功率、壓力、刻蝕反應氣體)而精確地決定。將存儲元件的行分隔之后，一介電注入(未示于圖中)沉積于溝道之中且于頂電極之上。如同上述，可以使用不同型態(tài)的存取裝置，如圖16 圖18中所示。每一個圖中顯示存儲單元的行的一部分與作為位線的頂電極電性耦接。在圖16中的存取裝置160是二極管；在圖17中的存取裝置170是場效晶體管；而在圖18中的存取裝置180則是雙極結晶體管。業(yè)界已熟知許多不同的存取電路組態(tài)，及其制造方法。范例包括垂直硅-基礎的裝置。圖21A、圖21B、圖21C顯示適合使用的存取裝置范例。圖21A為存取裝置陣列的一部分的上視圖，圖21B為沿著圖21A的B-B'線(即字線2130)的存取裝置陣列一部分的剖面圖；而圖21C為沿著圖21A的C-C'線(即位線2120)的存取裝置陣列一部分的剖面圖。此存取裝置陣列2101包括一單晶襯底2100，其包含具有第一導電型態(tài)的阱區(qū) 2105及導線2120(2120a、2120b、2120c、2120d)(其可以組成位線)于阱區(qū)2105內。導線 2120是沿著第一方向延伸自圖21B的剖面穿出且由阱區(qū)2105內的介電溝道隔離結構2132 分隔。導線2120包含與第一導電型態(tài)相反的第二導電型態(tài)的摻雜襯底材料。在此例示實施例中，此導線2120的摻雜襯底材料包含重摻雜N型(N+)材料的襯底2100，且阱區(qū)2105 包含摻雜P型材料的襯底2100。此存取裝置的場效晶體管2115包含第一終端2122，其包含摻雜半導體材料于對應的導線2120b之上、一通道區(qū)域2123包含摻雜半導體材料于此第一終端2122之上、及一第二終端2124，其包含摻雜半導體材料于通道區(qū)域2123之上。一導電覆蓋層2127包含一金屬硅化物于第二終端21M之上。此導電覆蓋層2127 可以包含舉例而言，鈦、鎢、鈷、鎳或鉭的金屬硅化物。該導電覆蓋層2127于操作期間通過提供一低電阻的接點于該第二該摻雜半導體終端21M及于上方電極陣列(未示于圖中；可參見圖2A、圖2B中的電極22)的電極22間。在此例示實施例中，第一及第二終端2122、21M包含重摻雜N型材料，而通道區(qū)域 2123包含摻雜P型半導體材料。此第一及第二終端2122、2124、通道區(qū)域2123和導電覆蓋層2127構成一疊層，其由一介電層2230所圍繞，此介電層2230分隔對應的字線2130b與通道區(qū)域2123。字線2130，包括字線2130b是作為存取裝置的場效晶體管2115的柵極，是沿著圖 21C的剖面進入及穿出，且包含摻雜多晶硅材料及一金屬硅化物層于摻雜多晶硅材料之上。 由第一及第二終端2122、2124、通道區(qū)域2123和導電覆蓋層2127所構成的疊層延伸通過字線中2130b的一介層孔以將導線2120b與上方電極電性耦接，字線中2130b的介層孔具有一側壁結構2135環(huán)繞通道區(qū)域2123。如此存取裝置的構造的描述可以參閱舉例而言2009年5月22日所申請的美國專利申請12/471287號。圖21A、圖21B、圖21C也顯示形成于存取裝置之上的存儲單元陣列。在某些實施例中，導電覆蓋層2127本身可以作為其上存儲單元的底電極。或是，另外提供一個上方底電極(未示于圖中；可參見圖2A、圖2B)，包括與導電覆蓋層2127接觸的電極22且延伸通過介電層M而至存儲元件。此可編程存儲單元的操作可以通過圖1C、圖ID和圖21B、圖21C的范例描述。在操作時，一共同電壓與導電材料(頂電極)14耦接且電壓供應至字線2130b和導(位)線 2120b以誘發(fā)電流自導線2120b經由第一終端2122、通道區(qū)域2123、第二終端2124、導電覆蓋層2127、底電極12、存儲元件15、17及存儲材料19而流至導電材料14，或反之亦然。圖22A、圖22B顯示適合使用的存取裝置的另一范例。圖22A為沿著垂直于位線 2320方向的存取裝置陣列一部分的剖面圖；而圖22B為沿著位線2320方向的存取裝置陣列一部分的剖面圖。此存取裝置陣列2301包括一單晶襯底2300，其包含具有第一導電型態(tài)的阱區(qū) 2305及導線2320 (2320a、2320b、2320c、2320d)(其可以組成位線)于阱區(qū)2305內。導線 2320是沿著第一方向延伸自圖22A的剖面穿出且由阱區(qū)2305內的介電溝道隔離結構2332 分隔。導線2320包含與第一導電型態(tài)相反的第二導電型態(tài)的摻雜襯底材料。在此例示實施例中，此導線2320的摻雜襯底材料包含重摻雜N型(N+)材料的襯底2300，且阱區(qū)2305 包含摻雜P型材料的襯底2300。存取裝置2315自對應的導線經由介電層2330環(huán)繞的介層孔向上延伸。每一存取裝置2315包含自導線2320連續(xù)向上的淡摻雜N型(N-)材料終端 2322、重摻雜P型(P+)材料層2323及一導電覆蓋層2327。如此存取裝置的構造的描述可以參閱舉例而言2008年3月31日所申請的美國專利申請12/060075號，其已在2009年10月1日公開為US2009_(^^865A1。圖22A、圖22B也顯示形成于存取裝置之上的存儲單元陣列。在某些實施例中，導電覆蓋層2327本身可以作為其上存儲單元的底電極?；蚴牵硗馓峁┮粋€上方底電極(未示于圖中；可參見圖2A、圖2B)，包括與導電覆蓋層2327接觸的電極22且延伸通過介電層 M而至存儲元件。可以發(fā)現圖21A、圖21B、圖21C的范例結構定義一晶體管而圖22A、圖22B范例結構中的N-和P+層定義一二極管。在這些范例中，每一種型態(tài)的結構是垂直的，且可以制造成高密度裝置。必須理解的是圖式僅顯示陣列的一部分，顯示一 4X4陣列中一行或是列的四個相鄰元件。所顯示的許多元件并沒有顯示出需要連接至彼此或是其它電路的部件，也沒有顯示其嵌入的半導體芯片。本領域技術人員可以理解陣列可以包含有多達好幾億的元件或更多。此存儲元件的有源區(qū)，其中此存儲材料會被誘發(fā)在至少兩個固態(tài)相間改變，位于垂直部分17之中?？梢岳斫獾氖牵诖死緦嵤├慕Y構中，有源區(qū)可以是非常小，因此減少了誘發(fā)相變化所需的電流大小。此存儲材料17的厚度(tmv)可以使用如同上述的薄膜沉積技術而制作的非常小。此外，因為鰭型垂直部分17的寬度(Wmv)是使用與圖案化頂電極相同的掩模所形成(即，頂電極與鰭型存儲材料寬度是自動對準的)，此寬度(Wmv)可以小于頂電極14的寬度，且最好是小于用來形成頂電極的一工藝(通常是光刻工藝)的最小特征尺寸。請再次參閱圖IC和圖1D，完成的鰭型存儲材料17具有薄和窄的剖面區(qū)域，且一對應薄和窄的頂表面18與存儲材料層19接觸。此鰭型存儲材料17較小的剖面區(qū)域及頂表面可以集中電流密度，因此減少了有源區(qū)中誘發(fā)相變化所需的電流大小。此外，鄰近鰭狀存儲材料的介電層可以提供有源區(qū)某種程度的熱隔離，其也可以幫助減少誘發(fā)相變化所需的電流大小。 本發(fā)明的較佳實施例與范例詳細揭露如上，但應了解的是上述范例僅作為范例， 非用以限制專利的范圍。對本領域技術人員而言，自可輕易依據隨附權利要求范圍對相關技術進行修改與組合。
權利要求
1.一種存儲單元，包含一底電極于一存取裝置之上，一頂電極具有一第一接觸表面，及一存儲材料元件與該底電極和該頂電極電性耦接，該存儲材料元件具有通常為水平基底部分及一平面垂直部分，其中該存儲材料元件的該平面垂直部分的一上方端點為一第二接觸表面，其位于該第一接觸表面之下。
2.根據權利要求1所述的存儲單元，其中該存儲材料元件的該基底部分的一下方表面與該底電極的一接觸表面接觸。
3.根據權利要求1所述的存儲單元，其中該存儲材料元件的該垂直部分的該上方端點與該頂電極接觸。
4.根據權利要求1所述的存儲單元，其中一存儲材料層位于該頂電極之下，且該存儲材料元件的該垂直部分的該上方端點與該存儲材料層接觸。
5.根據權利要求1所述的存儲單元，其中該存儲材料元件包含一可編程電阻材料。
6.根據權利要求5所述的存儲單元，其中該可編程電阻材料包括一相變化存儲材料。
7.根據權利要求6所述的存儲單元，其中該相變化存儲材料包括硫屬化物為基礎的材料。
8.根據權利要求6所述的存儲單元，其中該相變化存儲材料包括鍺銻碲(GST)合金。
9.根據權利要求1所述的存儲單元，其中該頂電極及該存儲材料元件的該垂直部分是自動對準的。
10.一種存儲陣列包含一存儲單元陣列，該存儲單元包括一底電極具有一第一接觸表面，一頂電極具有一第二接觸表面，及一存儲材料元件與該底電極和該頂電極電性耦接，該存儲材料元件具有一通常為水平基底部分及一平面垂直部分，其中該存儲材料元件的該平面垂直部分的一上方端點為一第二接觸表面，其位于該第一接觸表面之下，且其中該底電極于一存取裝置陣列之上且與其電性耦接，該存取裝置與字線電性耦接，且該頂電極與位線電性耦接或構成位線。
11.根據權利要求10所述的存儲陣列，其中該頂電極及該存儲材料元件的該垂直部分是自動對準的。
12.一種制造一存儲單元的方法，包含形成一介電支持層于一底電極之上，該介電支持層具有一上表面；形成一空穴穿過該介電支持層；裸露該底電極的一表面且定義一具有側壁的介電支持結構；形成一存儲材料薄膜于該介電支持結構之上及該空穴中；沉積一介電間隔物層于該存儲材料薄膜之上；由該介電側壁間隔物層形成一介電側壁間隔物，且一存儲材料結構具有一通常為水平基底部分于該介電側壁間隔物之下及一通常為垂直部分于該介電側壁間隔物與該介電支持結構的側壁之間；形成一介電注入層；平坦該介電注入層以裸露該存儲材料結構的該垂直部分的上方端點；沉積一頂電極材料于該平坦化的介電注入層之上；以及由該頂電極材料形成一頂電極及由該存儲材料結構形成一存儲材料元件。
13.根據權利要求12所述的方法，更包含，于沉積一頂電極材料于該平坦化的介電注入層之上的步驟之前，形成一存儲材料層于該平坦化的介電注入層之上。
14.根據權利要求12所述的方法，其中沉積一介電支持層包含沉積一介電材料層。
15.根據權利要求12所述的方法，其中形成一存儲材料薄膜包含形成一相變化材料薄膜。
16.根據權利要求12所述的方法，其中沉積一介電間隔物層包含沉積一介電材料層。
17.根據權利要求12所述的方法，其中形成該介電側壁間隔物及形成該存儲材料結構是分階段進行。
18.根據權利要求12所述的方法，其中形成該介電側壁間隔物包含非均向刻蝕該介電間隔物層。
19.根據權利要求12所述的方法，其中形成該存儲材料結構包含刻蝕未由該介電側壁間隔物所覆蓋的該存儲材料薄膜部分。
20.根據權利要求12所述的方法，其中形成一介電注入層包含沉積一介電材料。
21.根據權利要求12所述的方法，其中形成該頂電極及該存儲材料元件包含一次或多次圖案化刻蝕。
22.根據權利要求12所述的方法，其中形成該頂電極及該存儲材料元件包含使用相同的掩模進行一次或多次圖案化刻蝕。
23.一種制造一具有存儲單元的存儲陣列的方法，包含提供一底電極陣列于一存取裝置陣列之上且與其電性耦接，該存取裝置與字線電性耦接；形成一介電支持層于該底電極陣列之上，該介電支持層具有一上表面； 形成一空穴穿過該介電支持層，定義一具有側壁的介電支持結構且裸露鄰接該側壁的該底電極的表面；形成一存儲材料薄膜于該介電支持結構之上及該空穴中； 沉積一介電間隔物層于該存儲材料薄膜之上；由該介電側壁間隔物層形成一介電側壁間隔物，且一存儲材料結構具有一通常為水平基底部分于該介電側壁間隔物之下及一通常為垂直部分于該介電側壁間隔物與該介電支持結構的側壁之間； 形成一介電注入層；平坦該介電注入層以裸露該存儲材料結構的該垂直部分的上方端點；沉積一頂電極材料于該平坦化的介電注入層之上；以及由該頂電極材料形成一頂電極及由該存儲材料結構形成一存儲材料元件。
24.一種存儲裝置，包含第一及第二電極于一存取裝置之上； 一存儲材料元件與該第一及第二電極電性耦接；該存儲元件位于第一及第二平坦表面，其中該第一平坦表面與該第二平坦表面垂直， 且該存儲元件在沿著該第一及第二平坦表面具有一順形輪廓。
全文摘要
本發(fā)明公開了一種自動對準的鰭型可編程存儲單元，該存儲單元具有一底電極與一存取裝置電性耦接、一頂電極及一L形存儲材料元件與底電極和頂電極電性耦接。一種存儲陣列包括由上述存儲單元構成的陣列，其與存取裝置陣列電性耦接。本發(fā)明的另一目的為提供一種制造一具有上述存儲單元的存儲陣列的方法。
文檔編號H01L45/00GK102244194SQ201010504900
公開日2011年11月16日 申請日期2010年10月9日 優(yōu)先權日2010年5月12日
發(fā)明者林仲漢, 馬修·J·布雷杜斯克, 龍翔瀾 申請人:國際商用機器公司, 旺宏電子股份有限公司