專利名稱：一種應(yīng)力放大的cmos晶體管結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及晶體管結(jié)構(gòu)，尤其涉及關(guān)于應(yīng)力放大的晶體管結(jié)構(gòu)。
背景技術(shù)：
半導(dǎo)體集成電路制造技術(shù)已進(jìn)入納米時代，通過采用應(yīng)變硅技術(shù)可以提高半導(dǎo)體 器件的載流子遷移率和電流驅(qū)動能力，同時只需對現(xiàn)有工藝進(jìn)行少量的改動。已知，在N型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(NM0SFET)的溝道中引入張應(yīng)力可 以提升NM0SFET的性能，在P型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(PM0SFET)的溝道中引入 壓應(yīng)力可以提升PM0SFET的性能。目前的應(yīng)變硅技術(shù)主要分為全局應(yīng)變和局部應(yīng)變。全局應(yīng)變技術(shù)是指應(yīng)力由襯底 產(chǎn)生的，且可以覆蓋所有制作在襯底上的晶體管區(qū)域，這種應(yīng)力通常是雙軸的?？僧a(chǎn)生全局 應(yīng)變的材料包括絕緣層上鍺硅(SiGe on Insulator, SG0I)，鍺硅虛擬襯底(SiGe virtual substrate)等。局部應(yīng)變技術(shù)通常只在半導(dǎo)體器件的局部向半導(dǎo)體溝道區(qū)域施加應(yīng)力。 局部應(yīng)變技術(shù)主要有源漏區(qū)嵌入鍺硅(SiGe)或碳化硅(SiC)，雙應(yīng)力層(Dual Stress Layers，DSL)，和淺槽隔離(Shallow Trench Isolation，STI)。全局應(yīng)變技術(shù)制造復(fù)雜，成 本較高；局部應(yīng)變技術(shù)與CMOS技術(shù)具有良好的工藝兼容性以及制造方法簡單，從而在提高 半導(dǎo)體器件性能時只需增加少量成本，因此受到業(yè)界廣泛的應(yīng)用。但是目前所用的局部應(yīng)變技術(shù)仍存在不足。(1)上述方法的應(yīng)力源離溝道都有一 定的距離，距離溝道越遠(yuǎn)，應(yīng)力的衰減程度越高。以STI技術(shù)為例，它引入的應(yīng)力需要經(jīng)過 源漏區(qū)才能到達(dá)溝道邊緣；從溝道邊緣到達(dá)溝道中心，還要受到溝道上方的柵和溝道下方 的體硅影響，因此溝道中的應(yīng)力分布為“U”型，更確切地說，溝道應(yīng)力與到應(yīng)力源的距離呈 反比關(guān)系。( 半導(dǎo)體器件制造過程中存在高溫工藝，高溫會導(dǎo)致應(yīng)力部分弛豫。以雙應(yīng)力 層技術(shù)為例，其后續(xù)工藝一般還包括多步的至少450°c的高溫工藝，因此必然使得溝道區(qū)應(yīng) 力部分弛豫。綜上所述，上述方法都受到器件尺寸和制造工藝的限制，器件尺寸越大，溝道 區(qū)應(yīng)力就越小。這也是常規(guī)的應(yīng)變硅技術(shù)只適合用于90納米工藝以下的原因。對于較大 尺寸(0. 13微米制造工藝以上)器件，上述方法帶來的性能提升幾乎消失。

發(fā)明內(nèi)容
本發(fā)明的目的是為了克服應(yīng)力在傳遞溝道區(qū)過程中的衰減，特提供一種具有應(yīng)力 放大結(jié)構(gòu)的MOS器件。以應(yīng)力引入方法中的雙應(yīng)力層法為例(圖1)，該方法在NMOS溝道引 入張應(yīng)力，PMOS溝道引入壓應(yīng)力，從而增強了驅(qū)動電流。但在應(yīng)力傳遞過程中，由于器件尺 寸和工藝溫度的限制，導(dǎo)致真正傳遞至溝道的應(yīng)力受到極大的衰減(如前所述，呈“U”型分 布)，采用本發(fā)明，可降低衰減的程度，從而較常規(guī)方法獲得更大的溝道應(yīng)力。本發(fā)明的應(yīng)力放大CMOS器件結(jié)構(gòu)如下(圖2)該CMOS器件包括有制作第一晶體 管NM0SFET和第二晶體管PM0SFET的半導(dǎo)體襯底(10)，阱區(qū)Q0/M)，源漏區(qū)02Λ6)，柵極 (30/32)，淺槽隔離區(qū)(12)以及鈍化層(50/52)。與已有技術(shù)不同之處在于將制作柵結(jié)構(gòu)分2步完成，第一步先淀積一定厚度的柵，然后在第一步淀積的柵中刻蝕有孔洞，孔洞離柵 絕緣層的距離一般為5nm-10nm，孔洞之間有一定的距離，其距離為2nm-40nm，孔洞中填充 有低楊氏模量的材料，刻蝕的孔洞數(shù)量至少一個。第二步再繼續(xù)淀積柵，使總體柵的厚度達(dá) 到工藝指標(biāo)由圖2可見，第一晶體管NM0SFET，與普通的應(yīng)力增強晶體管相比，其柵30靠近溝 道區(qū)處增刻孔40，孔內(nèi)填充低楊氏模量的材料，如二氧化硅，或者金屬鋁等。第二晶體管PM0SFET，與普通的應(yīng)力增強晶體管相比，其柵32靠近溝道區(qū)處增刻 孔42，孔內(nèi)填充低楊氏模量的材料，如二氧化硅，或者金屬鋁等。其應(yīng)力放大的原理為材料力學(xué)和結(jié)構(gòu)力學(xué)中的應(yīng)力集中效應(yīng)。應(yīng)力集中是由于 截面的突然變化，外力的不均勻，材料本身不連續(xù)性或構(gòu)件中存在裂紋和構(gòu)件是否處在疲 勞載荷作用下等因素引起的，局部組織變化，受力不均，并在很小面積上產(chǎn)生很大的應(yīng)力， 而這個應(yīng)力遠(yuǎn)遠(yuǎn)大于名義應(yīng)力或平均應(yīng)力使應(yīng)力過于集中。在本發(fā)明中，人為引入材料不 連續(xù)，即在柵極(30/32)刻方形孔(40/42)，且填充異于柵極(30/32)中的方孔(40/42)材 料，如二氧化硅/金屬Al等，即可產(chǎn)生應(yīng)力集中效應(yīng)，該應(yīng)力集中效應(yīng)可放大應(yīng)力集中點附 近的應(yīng)力可至數(shù)十倍(該應(yīng)力由各種應(yīng)力引入方法引入，如前所述雙應(yīng)力層技術(shù)，淺槽隔 離技術(shù)等)，對于NM0SFET，即為張應(yīng)力，對于PM0SFET，即為壓應(yīng)力，由于該應(yīng)力集中點靠近 溝道區(qū)，所以會分別提升NM0SFET溝道區(qū)之張應(yīng)力，PM0SFET溝道區(qū)之壓應(yīng)力。在工程中，應(yīng)力集中效應(yīng)一般來說是有害的，但在本發(fā)明中，器件中的應(yīng)力實際上 是小應(yīng)力，材料處于彈性形變的范疇，因此應(yīng)力集中效應(yīng)并不會導(dǎo)致器件失效。由上述可見，本發(fā)明提供的具有應(yīng)力放大的CMOS器件結(jié)構(gòu)，可極大地降低應(yīng)力源 傳遞至溝道區(qū)的應(yīng)力衰減程度，即放大了溝道區(qū)的應(yīng)力，因而獲得更大的驅(qū)動電流。且本發(fā) 明尤其可用于大尺寸器件。因為器件尺寸大，意味著應(yīng)力源離器件溝道區(qū)遠(yuǎn)，應(yīng)用本發(fā)明的 應(yīng)力放大特性，可改善器件尺寸大帶來的應(yīng)力過度衰減問題。


圖1是使用了現(xiàn)有的主要的局部應(yīng)力技術(shù)的CMOS器件基本結(jié)構(gòu)的剖面示意圖。 其中1——源漏嵌入式碳化硅；2——源漏嵌入式鍺硅；3——淺槽隔離區(qū)；4——張應(yīng)力層； 5——壓應(yīng)力層。圖2是本發(fā)明的一個具有應(yīng)力放大結(jié)構(gòu)的CMOS器件結(jié)構(gòu)實施例的縱向剖面圖。下表是本發(fā)明對照附圖2所注序號的含義說明。
權(quán)利要求
1.一種應(yīng)力放大的CMOS晶體管，它包含生成NM0SFET器件和PM0SFET器件的半導(dǎo)體襯 底(10)、阱區(qū)Q0/M)、源漏02Λ6)、柵極(30/32)、淺槽隔離區(qū)(12)、鈍化層(50/52)，其 特征在于制作柵結(jié)構(gòu)時，在柵中離柵絕緣層一定距離處刻蝕有孔洞G0/42)，孔洞之間有一 定的間距，在孔洞內(nèi)填充有低楊氏模量的材料。
2.根據(jù)權(quán)利要求1所述的一種應(yīng)力放大的CMOS晶體管，其特征在于刻蝕的孔洞離柵絕 緣層5nm-10nm，孔洞之間的間距為20nm_35nm.
3.根據(jù)權(quán)利要求1所述的一種應(yīng)力放大的CMOS晶體管，其特征在于在柵極中刻蝕的孔 洞數(shù)量至少1個。
4.根據(jù)權(quán)利要求1所述的一種應(yīng)力放大的CMOS晶體管，其特征在于刻蝕出的孔洞形狀 可為方形、或長方形、或圓形、或橢圓形、或三角形、或菱形。
全文摘要
本發(fā)明涉及應(yīng)力放大的CMOS晶體管結(jié)構(gòu)，一種具有應(yīng)力放大特性的互補金屬氧化物半導(dǎo)體CMOS晶體管結(jié)構(gòu)，它的特征是在柵極中(30/32)引入應(yīng)力集中因子(40/42)，從而放大溝道區(qū)的應(yīng)力。該結(jié)構(gòu)應(yīng)與相關(guān)的應(yīng)力引入方法配合使用，如雙應(yīng)力層技術(shù)(60/62)，淺槽隔離技術(shù)(12)等，可大幅度提高溝道區(qū)引入的應(yīng)力，從而提高CMOS晶體管的驅(qū)動電流。本發(fā)明制造工藝簡單，不但適用于90納米工藝以下的小尺寸器件，還適用于0.13微米工藝以上的較大尺寸器件。
文檔編號H01L29/78GK102064177SQ20101053941
公開日2011年5月18日 申請日期2010年11月11日 優(yōu)先權(quán)日2010年11月11日
發(fā)明者于奇, 應(yīng)賢煒, 李競春, 楊洪東, 王向展 申請人:電子科技大學(xué)