專利名稱：一種半導體存儲單元、器件及其制備方法
技術領域：
本發(fā)明涉及微電子技術領域，尤其涉及一種半導體存儲單元、器件及其制備方法。
背景技術：
浮柵結構存儲器是目前被大量使用和普遍認可的主流存儲器類型，是一種十分重要的半導體元器件，被廣泛應用于電子和計算機行業(yè)。傳統(tǒng)的浮柵結構存儲器由于其自身結構與材料的選擇導致要求快速寫入/擦除操作和長時間高穩(wěn)定性存儲相沖突的局限性， 且隨著技術節(jié)點的縮小這一矛盾并沒有得到明顯改善，限制了浮柵存儲器的發(fā)展。傳統(tǒng)的浮柵存儲單元是采用η型摻雜的多晶硅薄膜浮柵用于信息的存儲。圖1為現(xiàn)有技術采用η 型摻雜多晶硅浮柵作為存儲層的存儲單元的示意圖。圖2為現(xiàn)有技術采用η型摻雜多晶硅浮柵作為存儲層的存儲單元在電荷保持狀態(tài)下的能帶示意圖。隨著特征尺寸進入到納米級，如何適應工藝的發(fā)展，在減小存儲單元尺寸的同時提高存儲數(shù)據寫入、讀取、擦除和保持性能，已經成為目前浮柵存儲器發(fā)展面臨的關鍵問題，這就要求從材料或結構上對傳統(tǒng)浮柵存儲器進一步改進。圖3為現(xiàn)有技術采用單層遂穿層的多晶硅浮柵存儲單元在擦除狀態(tài)下的能帶示意圖。由于高的空穴隧穿勢壘，所以擦除主要是電子從多晶硅浮柵隧穿進入襯底，空穴很難從襯底進入浮柵，因此需要很大的擦除電壓。擦除電壓的增大會帶來隧穿層的退化，進而會使得數(shù)據駐留特性變差。在實現(xiàn)本發(fā)明的過程中，發(fā)明人意識到現(xiàn)有技術存在如下缺陷采用η型摻雜多晶硅浮柵作為存儲層的存儲單元在器件特征尺寸越來越小的情況下，其數(shù)據的駐留性能逐漸變差。

發(fā)明內容
(一)要解決的技術問題本發(fā)明的目的就是解決現(xiàn)有技術中采用η型摻雜多晶硅浮柵作為存儲層的存儲單元在器件特征尺寸越來越小的情況下，其數(shù)據的駐留性能逐漸變差的技術問題，而提出一種半導體存儲器件及其制備方法。( 二)技術方案發(fā)明人經過研究發(fā)現(xiàn)采用η型摻雜多晶硅浮柵作為存儲層的存儲單元在器件特征尺寸越來越小的情況下，其數(shù)據的駐留性能逐漸變差。在另一方面，從理論分析可以知道，浮柵的勢壘能級如果變深，則電子從浮柵隧穿或者熱發(fā)射進入襯底所需要的能量越多， 所以就可以抑制電子的泄露。為此，可以考慮改變多晶硅浮柵的費米能級深度。因此，本發(fā)明通過采用多種方法降低浮柵材料的費米能級，從而提高了存儲器件中的數(shù)據駐留特性。針對采用降低浮柵材料的費米能級，加深電子勢阱所導致的數(shù)據參數(shù)困難的技術問題，本發(fā)明采用由多個隧穿子層構建隧穿層勢壘，增大擦除時的襯底空穴注入，通過綜合調制器件的能帶結構，在提高器件保持特性的前提下也獲得了高擦除速度。(三)有益效果
本發(fā)明公開的改進型的半導體存儲單元及器件對傳統(tǒng)浮柵器件的多晶硅浮柵采用P型摻雜，碳C摻雜等處理工藝，以獲得更深的電子存儲勢阱，從而有效提高器件的數(shù)據保持能力。同時引入多層隧穿介質堆疊的隧穿層勢壘工程，調制器件的能帶結構來獲得高擦除速度，從而綜合改善了器件的存儲特性。


圖1為現(xiàn)有技術采用η型摻雜多晶硅浮柵作為存儲層的存儲單元的示意圖；圖2為現(xiàn)有技術采用η型摻雜多晶硅浮柵作為存儲層的存儲單元的在電荷保持狀態(tài)下的能帶示意圖；圖3為現(xiàn)有技術采用單層遂穿層的多晶硅浮柵存儲單元在擦除狀態(tài)下的能帶示意圖；圖4為根據本發(fā)明實施例半導體存儲單元的結構示意圖；圖5為根據本發(fā)明實施例二半導體存儲單元的勢壘結構圖；圖6為根據本發(fā)明實施例三半導體存儲單元的勢壘結構圖；圖7為根據本發(fā)明實施例四半導體存儲單元的勢壘結構fe為根據本發(fā)明實施例五半導體存儲器件制備方法SW2隧穿層淀積步驟的示意圖；圖8b為根據本發(fā)明實施例五半導體存儲器件制備方法Si3N4隧穿層淀積步驟的示意圖；圖8c為根據本發(fā)明實施例五半導體存儲器件制備方法SW2隧穿層淀積步驟的示意圖；圖8d為根據本發(fā)明實施例五半導體存儲器件制備方法多晶硅浮柵淀積步驟的示意圖；圖8e為根據本發(fā)明實施例五半導體存儲器件制備方法B離子注入，進行P型摻雜步驟的示意圖；圖8f為根據本發(fā)明實施例五半導體存儲器件制備方法ONO阻塞層淀積步驟的示意圖；圖8g為根據本發(fā)明實施例五半導體存儲器件制備方法柵電極淀積步驟的示意圖；圖他為根據本發(fā)明實施例五半導體存儲器件制備方法柵堆?？涛g步驟的示意圖；圖8i為根據本發(fā)明實施例五半導體存儲器件制備方法源漏注入步驟的示意圖。
具體實施例方式為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，以下結合具體實施例，并參照附圖，對本發(fā)明進一步詳細說明。針對現(xiàn)有技術中采用η型摻雜多晶硅浮柵作為存儲層的存儲單元在器件特征尺寸越來越小的情況下，其數(shù)據的駐留性能逐漸變差的技術問題，可以采用P型摻雜手段處
5理的多晶硅浮柵，其費米能級比η型摻雜的費米能級低，電子能存儲與更深的勢阱中，使數(shù)據的駐留性能有很大的提高。另外，對傳統(tǒng)的多晶硅浮柵進行碳摻雜處理，或者用SiC材料 (具有帶隙寬、導帶深的特點)來替代多晶硅薄膜作為浮柵層也可以起到增大電子存儲勢阱、提高數(shù)據駐留特性的目的。但是，由于浮柵采用P型摻雜，電子勢阱較深，如果采用常規(guī)的S^2隧穿層結構，電子擦除會很困難。因此，必須對提高電子擦除速度，折衷數(shù)據保持和編程/擦除效率的矛盾，綜合改善存儲性能。本發(fā)明公開了一種改進型的半導體存儲單元。圖4為根據本發(fā)明實施例一半導體存儲單元的結構示意圖。如圖4所示，該半導體存儲單元包括襯底；在襯底上溝道區(qū)兩端形成的源區(qū)和漏區(qū)；在溝道區(qū)上方自下而上依次形成的隧穿層、具有深電子存儲勢阱的浮柵存儲層、阻擋層；在阻擋層上方形成的控制柵。其中，上述控制柵包括控制柵介質層和柵電極。在傳統(tǒng)的半導體存儲單元中，采用的多晶硅浮柵作為存儲層。本發(fā)明對于傳統(tǒng)浮柵存儲器件(Flash)中的η型多晶硅浮柵做如下改進采用P型摻雜，碳C摻雜或者用碳化硅SiC材料取代N型多晶硅浮柵等手段，拉低存儲介質的能帶，獲得更深的電子存儲勢阱， 從而有效提高器件的數(shù)據保持能力。上述技術方案中，電荷保持特性良好的多晶硅浮柵層的材料選用P型摻雜的多晶硅或者碳摻雜的多晶硅?；蛘邔摻雜的多晶硅浮柵進一步進行P型摻雜，其P型摻雜物質為B、BF2、B2H6。還可以采用SiC材料取代多晶硅浮柵，并進行P型摻雜處理，對SiC材料進行P型摻雜的物質為Al，B, Be, Ga, 0等。本發(fā)明提出的改進方案，不局限于上述列舉的案例，也包括對多晶硅浮柵采用其他處理方式或用其他材料替換多晶硅浮柵來調節(jié)能帶，獲得深電子存儲勢阱，增強數(shù)據保持特性的技術方案。針對電子存儲勢阱變深導致電子擦除困難的問題，引入隧穿層勢壘工程，增大擦除時的襯底空穴注入，通過綜合調制器件的能帶結構，在提高器件保持特性的前提下也獲得了高擦除速度。根據上述思想，本發(fā)明還公開了一種半導體存儲單元，該存儲單元包括 硅襯底；在硅襯底上重摻雜的源導電區(qū)和漏導電區(qū)；源漏導電區(qū)之間載流子溝道上覆蓋的采用多層材料順次堆疊進行能帶調制的復合隧穿層；隧穿介質層上覆蓋的經過摻雜處理或者材料替換的具有深導帶能級(深電子存儲勢阱)的多晶硅浮柵層；在浮柵上覆蓋的阻塞層；以及在控制柵介質層上覆蓋的柵電極。上述技術方案中，復合隧穿層由多層介質順次堆疊構成，其中第一隧穿子層由 SiO2或者HfSiO、HfLaON等能帶較寬且與Si襯底界面特性良好的的材料制作而成，第二隧穿子層為Si3N4或SiOxNy等能帶較窄且價帶位置較高的材料構成，第三隧穿子層由SW2或者HfSiO、HfLaON, HfAlO等能帶較寬的材料構成。圖5為根據本發(fā)明實施例二半導體存儲單元的勢壘結構圖。如圖5所示，隧穿層的三層隧穿介質堆疊形成兩邊高，中間低的隧穿勢壘結構。上述技術方案中的復合隧穿介質層，也可以選擇各層材料堆疊形成兩邊低，中間高的冠狀隧穿勢壘結構，如圖6。其中，第一隧穿子層為Si3N4或SiOxNy等能帶較窄且價帶位置較高的材料構成，第二隧穿子層由SW2或者HfSiO、HfLaON等能帶較寬的材料制作而成，第三隧穿子層為Si3N4或SiOxNy等能帶較窄且價帶位置較高的材料構成?；蛘呷サ舻谌龑铀泶?，采用Si襯底一高勢壘隧穿層一低勢壘(高價帶位置)隧穿層一浮柵一阻塞層一柵電極的器件結構，如圖7所示。其中，第一隧穿子層由SiO2或者HfSiO、HfLaON等能帶較寬的材料且與Si襯底界面特性良好的材料制作而成，第二隧穿子層為Si3N4或SiOxNy等能帶較窄且價帶位置較高的材料構成。上述技術方案中，控制柵介質層可以由單層SiO2材料構成，或者由Si02、Si3N4, SiO2三層介質層(ONO)材料堆疊制作而成；或者由A1203、HfO2, HfAlxOy, HfSixOy, ZrO2, ZrSixOy, La203> Y2O3> LaAlxOy, Ta2O5, TiO2等高K材料中的任一種或適當?shù)膸追N組合構成。上述技術方案中，控制柵材料層(7)可以采用金屬、金屬氮化物、金屬硅化物、金屬硅氮化合物、金屬碳化物、金屬碳氮化合物、多晶硅中的任一種或者幾種的組合。本發(fā)明還公開了一種半導體存儲器件的制備方法，包括步驟一、在執(zhí)行完畢在先工藝的硅襯底上制備由至少兩層隧穿子層所構成的隧穿勢壘結構的隧穿層；步驟二、在隧穿層上制備由具有深電子存儲勢阱的浮柵存儲層；步驟三、在浮柵存儲層上制備阻塞層；步驟四、多晶硅柵電極淀積，刻蝕，形成柵極圖形；步驟五、執(zhí)行源漏注入、源漏結激活退火、電極制備工藝，完成整個存儲器件的制備。此外，基于目前CMOS工藝的成熟材料和技術，制備了改進型的半導體存儲器件， 制備工藝如圖8a至8i所示步驟a，在執(zhí)行完畢離子注入等工藝的硅襯底上用熱氧化的方法生長1. 5nm SiO2, 作為第一隧穿子層層，如圖8a所示；步驟b，在SW2隧穿層上淀積2. 5納米的Si3N4薄膜，作為第二隧穿子層層，如圖8b 所示；步驟c，在Si3N4隧穿層上淀積2納米SW2薄膜，作為第三隧穿子層層，完成復合隧穿層的制備，如圖8c所示；步驟d，在0/N/0俘獲隧穿層上生長多晶硅浮柵，如圖8d所示；步驟e，對多晶硅浮柵進行P型注入，并退火激活，如圖8e所示；步驟f，在多晶硅浮柵層上進行0/N/0阻塞層的生長，如圖8f所示；步驟g，多晶硅柵電極淀積，刻蝕，形成柵極圖形，如圖8g所示；步驟h，柵堆?？涛g，如圖他所示；步驟i，在此基礎上執(zhí)行源漏注入、源漏結激活退火、電極制備等工藝，完成整個存儲器件的制備，如圖8i所示。上述方案中，該改進存儲方案的制備工藝與傳統(tǒng)浮柵器件工藝完全兼容，只需在相關制程增添必要步驟，如隧穿層生長由單層薄膜生長調整為多層薄膜生長，多晶硅淀積變換為其他材料淀積，或者保持多晶硅浮柵，改變其摻雜條件等。器件制備涉及的工藝包括熱氧化，化學氣相淀積工藝、濺射工藝、原子層淀積工藝、熱蒸發(fā)工藝、脈沖激光淀積工藝、 電子束蒸發(fā)工藝或其它可實現(xiàn)結構的工藝，如光刻、刻蝕、表面平坦化、退火等傳統(tǒng)方法。從上述技術方案可以看出，本發(fā)明具有以下有益效果1)本發(fā)明指出的改進型的浮柵存儲器件對傳統(tǒng)浮柵器件的多晶硅浮柵采用P型摻雜，C摻雜等處理工藝，以獲得更深的電子存儲勢阱，從而有效提高器件的數(shù)據保持能力；2)采用C摻雜多晶硅工藝可以增大浮柵的電荷存儲密度，有效增大存儲窗口。3)同時引入多層隧穿介質堆疊的隧穿層勢壘工程，調制器件的能帶結構來獲得高擦除速度，從而綜合改善了器件的存儲特性；4)該改進型浮柵存儲器件制造工藝簡單，與常規(guī)的浮柵存儲器工藝完全兼容，成本低，利于廣泛應用。以上的具體實施例，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
權利要求
1.一種半導體存儲單元，其特征在于，包括 襯底；在所述襯底上溝道區(qū)兩端形成的源區(qū)和漏區(qū)；在所述溝道區(qū)上方自下而上依次形成的隧穿層、具有深電子存儲勢阱的浮柵存儲層； 在所述浮柵存儲層上方形成的控制柵。
2.根據權利要求1所述的半導體存儲單元，其特征在于，所述具有深電子存儲勢阱的浮柵存儲層由下列材料中的一種構成采用P型摻雜手段處理的多晶硅浮柵； 采用碳C摻雜的多晶硅浮柵； 碳化硅SiC ；對采用C摻雜的多晶硅浮柵再進行P型摻雜形成的材料； 對SiC進行P型摻雜形成的材料。
3.根據權利要求2所述的半導體存儲單元，其特征在于，所述對采用C摻雜的多晶硅浮柵進一步進行P型摻雜形成的材料中，進行P型摻雜的材料為下列材料中的至少一種為 B、BF2、B2H6 ο
4.根據權利要求2所述的半導體存儲單元，其特征在于，所述對SiC進一步進行P型摻雜形成的材料中，進行P型摻雜的材料為下列材料中的至少一種A1，B, Be, Ga, 0。
5.根據權利要求1所述的半導體存儲單元，其特征在于，所述隧穿層為由至少兩層隧穿子層所構成的隧穿勢壘結構。
6.根據權利要求5所述的半導體存儲單元，其特征在于，所述隧穿勢壘結構由三層隧穿子層構成，自溝道區(qū)自下向上依次為由能帶較寬且與襯底界面特性良好的材料制作而成的第一隧穿子層，所述能帶較寬且與襯底界面特性良好的材料為下列材料中的一種Si02、HfSi0、HfLa0N、Al203、；能帶較窄且價帶位置較高的材料構成的第二隧穿子層，所述能帶較窄且價帶位置較高的材料為下列材料中的一種Si3N4、Hf02、SiOxNy ；由能帶較寬的材料構成第三隧穿子層，所述能帶較寬的材料為下列材料中的一種 SiO2, HfSiO, HfLaON, HfAlO, A1203、。
7.根據權利要求5所述的半導體存儲單元，其特征在于，所述隧穿勢壘結構由三層隧穿子層構成，自溝道區(qū)自下向上依次為能帶較窄且價帶位置較高的材料構成的第一隧穿子層，所述能帶較窄且價帶位置較高的材料為下列材料中的一種Si3N4、Hf02、SiOxNy ；由能帶較寬的材料構成第二隧穿子層，所述能帶較寬的材料為下列材料中的一種 SiO2, A1203、HfSiO、HfLaON, HfAlO。能帶較窄且價帶位置較高的材料構成的第三隧穿子層，所述能帶較窄且價帶位置較高的材料為下列材料中的一種Si3N4、HfO2, SiOxNy。
8.根據權利要求5所述的半導體存儲單元，其特征在于，所述襯底為硅Si，所述隧穿勢壘結構為由兩層隧穿子層構成，自溝道區(qū)自下向上依次為由能帶較寬且與襯底界面特性良好的材料制作而成的第一隧穿子層，所述能帶較寬且與襯底界面特性良好的材料為下列材料中的一種Si02、Al203、HfSiO、HfLaON ；能帶較窄且價帶位置較高的材料構成的第二隧穿子層，所述能帶較窄且價帶位置較高的材料為下列材料中的一種Si3N4、Al203、Hf02、SiOxNy ；
9.一種半導體存儲器件，其特征在于，包括多個權利要求1至8中任一項所述半導體存儲單元。
10.一種半導體存儲器件的制備方法，其特征在于，包括在執(zhí)行完畢在先工藝的硅襯底上制備由至少兩層隧穿子層所構成的隧穿勢壘結構的隧穿層；在所述隧穿層上制備由具有深電子存儲勢阱的浮柵存儲層；在所述浮柵存儲層上制備阻塞層；多晶硅柵電極淀積，刻蝕，形成柵極圖形；執(zhí)行源漏注入、源漏結激活退火、電極制備工藝，完成整個存儲器件的制備。
11.根據權利要求10所述的半導體存儲器件的制備方法，其特征在于，所述在隧穿層上制備由具有深電子存儲勢阱的浮柵存儲層包括在隧穿層上生長多晶硅浮柵；對多晶硅浮柵進行P型摻雜注入，并退火激活。
12.根據權利要求10所述的半導體存儲器件的制備方法，其特征在于，所述在執(zhí)行完畢在先工藝的硅襯底上制備由至少兩層隧穿子層所構成的隧穿勢壘結構的隧穿層包括在執(zhí)行完畢離子注入工藝的硅襯底上用熱氧化的方法生長1. 5nmSi02，作為第一隧穿子層；在S^2隧穿層上淀積2. 5納米的Si3N4薄膜，作為第二隧穿子層；在Si3N4隧穿層上淀積2納米SW2薄膜，作為第三隧穿子層。
全文摘要
本發(fā)明公開了一種半導體存儲單元、器件及其制備方法。本發(fā)明公開的半導體存儲單元及器件對傳統(tǒng)浮柵器件的多晶硅浮柵采用P型摻雜，碳摻雜等處理工藝，以獲得更深的電子存儲勢阱，從而有效提高器件的數(shù)據保持能力。同時引入多層隧穿介質堆疊的隧穿層勢壘工程，調制器件的能帶結構來獲得高擦除速度，從而改善了器件的綜合存儲特性。
文檔編號H01L29/49GK102468342SQ20101054115
公開日2012年5月23日 申請日期2010年11月10日 優(yōu)先權日2010年11月10日
發(fā)明者劉明, 劉璟, 張滿紅, 李冬梅, 金林, 霍宗亮 申請人:中國科學院微電子研究所