專利名稱：半導(dǎo)體元件及其制法的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件及其制法，尤其涉及一種雙極性晶體管及其制法。
背景技術(shù)：
半導(dǎo)體集成電路(integrated circuit, IC)工業(yè)經(jīng)歷了快速成長。由于集成電路材料及設(shè)計的技術(shù)進步，已經(jīng)使集成電路歷經(jīng)數(shù)個世代，其中每個世代皆具有較前一世代更小且更復(fù)雜的電路。這些集成電路包括雙極性晶體管(bipolar transistor)元件。雙極性晶體管元件包括NPN型晶體管及PNP型晶體管。隨著制造技術(shù)朝向越來越小的技術(shù)節(jié)點(technology node)邁進，同時形成NPN型晶體管及PNP型晶體管將變得非常困難。同時形成NPN型及PNP型晶體管通常需要額外的掩模(masks)及/或獨立的制造流程，兩者皆會增加制造成本并且減緩生產(chǎn)速度。因此，既有的雙極性晶體管元件制造方法已被普遍認(rèn)為足以符合預(yù)期的目的，然而這些方法仍尚未在各方面皆令人滿意。

發(fā)明內(nèi)容
本發(fā)明提供一種半導(dǎo)體元件，包括一基板；一第一晶體管，包括一第一集極 (collector)、一第一基極(base)及一第一射極(emitter)，其中該第一集極(collector) 包括一第一摻雜阱位于該基板中，該第一基極(base)包括一第一摻雜層位于該基板上并且位于該第一摻雜阱上，以及該第一射極(emitter)包括一摻雜成分(doped element)位于該第一摻雜層的一部分之上；以及一第二晶體管，包括一第二集極(collector)、一第二基極(base)及一第二射極(emitter)，其中該第二集極(collector)包括一基板摻雜部分， 該第二基極(base)包括一第二摻雜阱位于該基板中并且位于該基板摻雜部分上，以及該第二射極(emitter)包括一第二摻雜層位于該基板上并且位于該第二摻雜阱上；其中該第一及第二晶體管之一為一 NPN型晶體管，且另一個則為一 PNP型晶體管。本發(fā)明另提供一種半導(dǎo)體元件，包括一基板包括一界面(interface)及第一與第二隔離結(jié)構(gòu)形成于該界面(interface)下方；以及一雙極性晶體管包括一集極，其中該集極包括一第一基板摻雜部分，該第一基板摻雜部分形成于該界面(interface)下方；一基極，其中該基極包括一第二基板摻雜部分，該第二基板摻雜部分形成于該界面 (interface)下方并且介于該第一及第二隔離結(jié)構(gòu)之間，且至少一部分受到該第一摻雜部分所包圍；以及一射極，其中該射極包括一摻雜組成(doped component)形成于該界面 (interface)上方并且介于該第一及第二隔離結(jié)構(gòu)之間；其中該第二基板摻雜部分具有與該第一基板摻雜部分及該摻雜組成(doped component)相反的摻雜極性；該第一及第二基板摻雜部分形成一第一 P/N結(jié)(P/N junction)；以及該第二基板摻雜部分及該摻雜組成 (doped component)形成一第二 P/N 結(jié)(P/N junction)。本發(fā)明還提供一種半導(dǎo)體元件的制法，包括提供一基板，其中該基板具有第一、 第二、第三及第四隔離結(jié)構(gòu)；形成一多晶硅層于該基板上；形成第一及第二開口于該多晶硅層中，該第一開口暴露出該基板的第一區(qū)域，其中該第一區(qū)域位于第一與第二隔離結(jié)構(gòu)之間，該第二開口暴露出該基板的第二區(qū)域，其中該第二區(qū)域位于第三與第四隔離結(jié)構(gòu)之間，其中該第一開口的寬度大于第二開口的寬度；對該基板進行一注入工藝(implantation process)通過該第一及第二開口，以形成一第一摻雜區(qū)域(first doped region)位于該基板的第一區(qū)域中，并且形成一第二摻雜區(qū)域(second doped region)位于該基板的第二區(qū)域中；以及外延成長(印i-grown) —材料層于該基板上，一第一材料層部分外延成長 (epi-grown)于該第一開口中，并且與該第一摻雜區(qū)域形成一第一 Ρ/Ν結(jié)(P/N junction), 一第二材料層部分外延成長(印i-grown)于該第二開口中，并且與該第二摻雜區(qū)域形成一第二 P/N結(jié)(P/N junction)，其中該外延成長(印i-grown)的方式可使該第二材料層部分充分地填充第二開口。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合附圖，詳細說明如下


圖1為一流程圖，用以說明本發(fā)明的雙極性晶體管的制法；圖2 11為一系列剖面圖，用以說明本發(fā)明的雙極性晶體管于各個工藝階段的剖面圖；主要附圖標(biāo)記說明11 雙極性晶體管元件工藝13 提供一具有第一、第二、第三及第四隔離結(jié)構(gòu)的基板15 形成一多晶硅層于該基板上17 形成第一及第二開口于該多晶硅層中19 對該基板進行一注入工藝(implantation process)通過第一及第二開口21 外延成長(印i-grown) —材料層于第一及第二開口中45 基板45A、45B、45C 基板部分50 前表面(界面)60、61、62、63、64、65 隔離區(qū)域80 多晶硅層80A、80B、80C 多晶硅層部分90 硬掩模
90A、90B、90C 硬掩模層部分100 非晶硅層100A、100B、100C 非晶硅層部分110 圖案化工藝120、121 開口130、131 開口寬度150 注入工藝160、161 摻雜區(qū)域
5
180 外延成長(印i-grown)工藝200 材料層200A、200B、200C 材料層部分220 絕緣成分(insulating elements)240 摻雜層240A 摻雜成分(doped element)260 化學(xué)機械研磨工藝280,281 P/N 結(jié)(P/N junction)300 雙極性晶體管310,311 P/N 結(jié)(P/N junction)330 雙極性晶體管335 場效晶體管(FET)元件340 柵極345 柵極間隙壁350、351 源極/漏極區(qū)域360 介電層
具體實施例方式圖1為一流程圖，用以說明本發(fā)明所公開的雙極性晶體管元件的制作方法11。請參照圖1，制作方法11方法開始于方塊13，提供一基板。形成第一、第二、第三及第四隔離結(jié)構(gòu)于基板中。制作方法11接著進行到方塊15，形成一多晶硅層(polysilicon layer)于基板上。制作方法11接著進行到方塊17，形成第一及第二開口于多晶硅層中。第一開口暴露出基板的第一區(qū)域，其中該第一區(qū)域位于第一與第二隔離結(jié)構(gòu)之間。第二開口暴露出基板的第二區(qū)域，其中第二區(qū)域位于第三與第四隔離結(jié)構(gòu)之間。第一開口的寬度大于第二開口的寬度。制作方法11接著進行到方塊19，對基板進行一注入工藝(implantation process) 通過第一及第二開口，以形成第一摻雜區(qū)域(first doped region)位于基板的第一區(qū)域中，并且形成第二摻雜區(qū)域(second doped region)位于基板的第二區(qū)域中。制作方法11 接著進行到方塊21，其中一材料層外延成長(印i-grown)于基板上。一第一材料層部分外延成長(印i-grown)于第一開口中，并且與第一摻雜區(qū)域形成第一P/N結(jié)(P/N junction)。 一第二材料層部分外延成長(印i-grown)于第二開口中，并且與第二摻雜區(qū)域形成第二 P/ N結(jié)。其中外延成長(印i-grown)的方式可使第二材料層部分充分地填充第二開口。圖2-圖11為依據(jù)圖1中制作方法11的實施例所描述的概略剖面圖， 分別顯示兩個示范性雙極性晶體管元件形成于同一晶片上做為一場效晶體管 (Field-Effect-Transistor, FET)元件在各個連續(xù)制造階段的一部分截面。需注意的是， 圖2-圖11經(jīng)過簡化以使本發(fā)明所公開的發(fā)明概念更加易于理解。請參照圖2，提供一基板45?；?5為經(jīng)過摻雜的硅基板，其中摻雜物可為 P型摻雜物，例如硼(P型基板)，或N型摻雜物，例如磷或砷(N型基板)。或者，基板 45也可以是其他合適的半導(dǎo)體材料。此外，基板45可包括外延層(印itaxial layer, epi layer)，可能為了強化效能而為應(yīng)變的(strained)，并且可能包括一絕緣層上覆硅(silicon-on-insulator, SOI)結(jié)構(gòu)?；?5具有基板部分45A、45B及45C。基板部分45A-45C之間的邊界以虛線曲線顯示?；宀糠?5A為一屬于基板的區(qū)域，其中將形成一 NPN型雙極性元件(或雙極性晶體管或BJT)。基板部分45B為一屬于基板的區(qū)域，其中將形成一 PNP型雙極性元件。基板部分45C為一屬于基板的區(qū)域，其中將形成場效晶體管(FET)元件。NPN型雙極性晶體管包括 N 型射極(N-type emitter)、N 型集極(N-Type collector)及 P 型基極(P-type base)。 PNP型雙極性晶體管則包括P型射極(P-type emitter)、P型集極(P-Type collector)及 N型基極(N-type base)。需注意的是，在另一實施例中，PNP型雙極性晶體管可能形成于基板部分45A中，且NPN型雙極性晶體管可能形成于基板部分45B中。 基板45也具有前表面50。在后續(xù)的工藝中，其他半導(dǎo)體元件及組成物將形成于前表面50之上。前表面50也可稱為一個界面(interface) 50。隔離結(jié)構(gòu)60-61形成于基板部分45A中，隔離結(jié)構(gòu)62_63形成于基板部分45B 中，以及隔離結(jié)構(gòu)64-65形成于基板部分45C中。在一實施例中，隔離結(jié)構(gòu)60-65為淺溝槽隔離(shallow trench isolation, STI)結(jié)構(gòu),其中每一淺溝槽隔離(shallow trench isolation, STI)結(jié)構(gòu)包括一介電材料，該介電材料可能是氧化硅或氮化硅。這些淺溝槽隔離(shallow trench isolation, STI)結(jié)構(gòu)可借由蝕刻基板區(qū)域45而形成，先于前表面50 形成開口，并在隨后以介電材料填補這些開口。雖然為了易于說明而未顯示于圖中，隔離結(jié)構(gòu)60-65都涂布熱氧化物襯層(thermal oxide liner)。在此制造階段中，該熱氧化物襯層 (thermal oxide liner)也覆蓋于前表面50中介于隔離結(jié)構(gòu)60-65之間的部分之上，例如介于隔離結(jié)構(gòu)60與61之間的部分。請參照圖3，多晶硅層80形成于基板45的前表面50之上。為了簡化標(biāo)記，多晶硅層80位于基板部分45A、45B及45C之上的部分分別標(biāo)記為多晶硅層部分80A、80B及80C。 多晶硅層80可借由本技術(shù)領(lǐng)域所公知的沉積工藝而形成，例如化學(xué)氣相沉積法(chemical vapor deposition, CVD)、物理氣相沉積法(physical vapor deposition, PVD)、原子層沉積法(atomic layer deposition, ALD)或上述組合。多晶硅層80的厚度范圍為約2000埃 (A)至約3000埃(人)。隨后，形成硬掩模層(hard mask layer)90位于多晶硅層80之上。類似于多晶硅層80，硬掩模層90包括硬掩模層部分90A、90B及90C。硬掩模層90可借由本技術(shù)領(lǐng)域所公知的一沉積工藝而形成，例如化學(xué)氣相沉積法(chemical vapor exposition，CVD)、物理氣相沉禾只法(physical vapor deposition, PVD)、原子層沉禾只法(atomic layer deposition, ALD)或上述組合。硬掩模層90的厚度范圍為約1000埃(A)至約1500埃(人)。隨后，非晶硅層100形成于硬掩模層90之上。類似于多晶硅層80，非晶硅層100 包括非晶硅層部分100AU00B及100C。非晶硅層100可借由本技術(shù)領(lǐng)域所公知的一沉積工藝而形成，例如化學(xué)氣相沉積法(chemical vapor deposition, CVD)、物理氣相沉積法 (physical vapor deposition, PVD)、原子層沉禾只法(atomic layer deposition, ALD)或上述組合。非晶硅層100厚度范圍為約100埃(人)至約500 ±^(Α)ο請參照圖4，于多晶硅層80到非晶硅層100上進行圖案化工藝110，以分別形成開口 120與121于多晶硅層部分80A到非晶硅層部分100A與多晶硅層部分80B到非晶硅層部分100B之中。圖案化工藝110可包括光刻工藝，借由圖案化光致抗蝕劑材料(圖中未顯示)以在其中形成開口，并使用經(jīng)過圖案化的光致抗蝕劑材料以形成開口 120-121。光刻工藝可包括各種曝光、顯影、烘烤、剝離及蝕刻程序。介于隔離結(jié)構(gòu)60-61及62-63之間的熱氧化層(圖中未顯示)部分也借由圖案化工藝110加以移除，致使開口 120-121分別暴露出基板部分45A及45B的硅表面。圖案化工藝110繼續(xù)進行，其中開口 120及121分別具有 寬度(或橫向/水平尺寸)130及131。開口 120較開口 121更寬。在一實施例中，開口 120至少為開口 121的兩倍寬。在另一實施例中，開口 120及121的寬度比范圍約為7 3到5 2。請參照圖5，對基板45進行注入工藝150，以分別于基板部分45A及45B中形成摻雜區(qū)域160及161。進行注入工藝150時，多晶硅層80到非晶硅層100作為保護掩模，摻雜物系通過開口 120-121分別注入到基板部分45A及45B之中。在一實施例中，摻雜物為N型摻雜物。在另一實施例中，摻雜物可為P型摻雜物。摻雜區(qū)域160-161也可以稱為摻雜阱 (在此為N型阱，N-wells)。摻雜區(qū)域160-161的方位或位置，可借由調(diào)整注入工藝150的注入能階(implantation energy level)進行調(diào)節(jié)。例如，較高的注入能階(implantation energy level)將造成較深的注入，代表該摻雜區(qū)域160-161能夠延伸深入基板45較深的位置，反之亦然。請參照圖6，進行外延成長(印i-grown)工藝180，以形成材料層200位于多晶硅層80到非晶硅層100及摻雜區(qū)域160-161的外露表面之上。在本實施例中，材料層200包括硅鍺(silicon germanium)，然而，在其他實施例中，材料層200也可包括其他合適的材料。材料層200可借由外延成長(印i-grown)呈現(xiàn)摻雜極性(包括氮及磷摻雜物之一)，或借由注入而呈現(xiàn)摻雜極性。材料層200的摻雜極性與摻雜區(qū)域160-161的摻雜極性相反。 例如，在一實施例中，摻雜區(qū)域160-161為N型，則材料層200為P型。材料層200包括材料層部分200A、200B及200C。在圖6所顯示的實施例中，材料層200包括硅鍺。硅鍺在多晶硅材料上的外延成長(印i-grown)速度非?？焖?，并且在非晶硅材料上的外延成長(印i-grown)速度也相當(dāng)快速。因此，材料層部分200A-200B的硅鍺材料，在多晶硅層部分80A-B及非晶硅層部分100A-100B的側(cè)壁是橫向生長(grown laterally)。同時，材料層部分200A-200B的硅鍺材料，在摻雜區(qū)域160-161 (已暴露出硅表面)的表面則是向上生長(grown upwards)。如同以上與圖4相關(guān)的討論，開口 121的寬度較開口 120窄。開口 121的寬度較小，加上硅鍺在多晶硅上的快速外延成長(印i-grown)特性，導(dǎo)致材料層部分200B大體上填滿開口 121。由于開口 120寬度較寬，因此留下未填滿的部分，以使其他成分仍形成于開口 120中，此部分將在下文進行討論。請參照圖7，絕緣成分(insulating elements) 220形成于材料層部分200A的側(cè)壁上。絕緣成分(insulating elements) 220可借由本技術(shù)領(lǐng)域所公知的各種適當(dāng)沉積工藝及等向性蝕刻(isotropic etching)工藝而形成。在一實施例中，絕緣成分(insulating elements) 220包括一氧化物-氮化物-氧化物(oxide-nitride-oxide，0N0)結(jié)構(gòu)，亦即氮化物層夾在兩個氧化層之間。氮化物可包括氮化硅，而氧化物可包括四乙氧基硅烷(Tetra Ethyl Oxysilane, TE0S)氧化物。請參照圖8，摻雜層240形成于材料層部分200A-200C之上，并填充于絕緣成分 (insulating elements) 220形成的開口之間。摻雜層240可包括經(jīng)摻雜的多晶硅材料。摻雜層240的摻雜極性與材料層部分200A-200B的摻雜極性相反。因此，在一實施例中，材料層部分200A-200B為P型，摻雜層240為N型。例如，摻雜層240可摻砷離子。 請參照圖9，進行化學(xué)機械研磨(hemical-mechanical-polishing，CMP)工藝 260，以移除前述位于硬掩模層90上的材料，并形成一光滑平坦的表面。在化學(xué)機械研磨(hemical-mechanical-polishing，CMP)工藝260中，硬掩模層90作為蝕刻停止層 (etching-stop layer)。進 化學(xué) /Ι械石if磨(chemical-mechanical-polishing, CMP)工藝260之后，摻雜層240A的一部分仍然余留在開口 120之中(如圖6所示)，并且介于絕緣成分(insulating elements) 220之間。此部分的摻雜層240A也被稱為摻雜成分 (doped element) 240A。借由絕緣成分(insulating elements) 220 可將摻雜成分(doped element) 240A的側(cè)壁與材料層部分200A的側(cè)壁隔離或分開。此外，可視需要進行一次或一次以上的退火工藝，以促使材料層部分200B完全填滿開口 121 (如圖6所示)。材料層部分200B也可稱為摻雜組成(doped component)。請參照圖10，移除硬掩模層90，同時移除材料層200、絕緣成分(insulating elements) 220及摻雜層240位于多晶硅層80以上的部分。在此制造階段中，形成一 P/N結(jié) (P/N junction) 280位于摻雜成分(doped element) 240A與其下方的材料層部分200A之間。另一 P/N結(jié)(P/N junction) 281形成于材料層部分200A與摻雜區(qū)域160之間。在一實施例中，摻雜成分(doped element) 240A為N型，材料層部分200A為P型，而摻雜區(qū)域160 為N型。因此，形成由摻雜成分(doped element)240A、材料層部分200A及摻雜區(qū)域160所組成的NPN型晶體管300，其中摻雜成分(doped element) 240A作為射極(或射極區(qū)域)， 材料層部分200A作為基極(或基極區(qū)域)，摻雜區(qū)域160作為集極(或集極區(qū)域)。絕緣成分(insulating elements) 220則是用以電性隔離射極部分(摻雜成分240A)與基極部分(材料層部分200A)。與此同時，一 P/N結(jié)(P/N junction) 310形成于材料層部分200B與其下方的摻雜區(qū)域161之間。另一 P/N結(jié)(P/N junction) 311形成于摻雜區(qū)域161與其周圍的基板部分 45B之間。在一實施例中，材料層部分200B為P型，摻雜區(qū)域161為N型，而基板部分45B 為P型。因此，形成由材料層部分200B、摻雜區(qū)域161及基板部分45B所組成的PNP型晶體管330，其中材料層部分200B作為射極(或射極區(qū)域)，摻雜區(qū)域161作為基極(或基極區(qū)域)，基板部分45B作為集極(或集極區(qū)域)。在另一實施例中，一 P型摻雜阱(也稱為 P型阱，P-wells，未顯示于圖中)可形成于基板部分45B之中，并且至少部分地包圍摻雜區(qū)域161。如此一來，可形成一 P/N結(jié)(P/N junction)位于此P型阱與摻雜區(qū)域161之間，因此PNP型晶體管330將包括材料層部分200B (射極)、摻雜區(qū)域161 (基極)及P型阱(集極)。雖然在本實施例中晶體管300為NPN型晶體管，且晶體管330為PNP型晶體管，需注意的是，在其他實施例中，晶體管300可為PNP型晶體管，且晶體管330可為NPN型晶體管。此改變可借由轉(zhuǎn)換晶體管300及330的射極、基極及集極區(qū)域的摻雜極性而實現(xiàn)?？蛇M行額外的工藝以繼續(xù)本文所述的制作程序。舉例而言，請參照圖11，可形成一場效晶體管(FET)元件位于基板部分45C之中。場效晶體管(FET)元件335可包括一柵極，其中柵極具有一柵極介電層及一柵極電極層。柵極電極層可借由圖案化多晶硅層部分 80C(顯示于圖3-10)而形成。也可于柵極340的側(cè)壁上形成柵極間隙壁345。柵極間隙壁345可包括與絕緣成分(insulating elements) 220相同的材料成分，并可借由相似的工藝形成。舉例而言，如同絕緣成分(insulating elements) 220，柵極間隙壁345也可包括一氧化物-氮化物-氧化物(oxide-nitride-oxide，ΟΝΟ)結(jié)構(gòu)。此外，可進行一次或一次以上的注入工藝，以形成源極/漏極區(qū)域350-351。每一源極/漏極區(qū)域350-351可包括一輕摻雜區(qū)域(lightly doped region)及一重慘區(qū)域(heavily doped region)。在一實 施例中，多晶硅層部分80A及80B(顯示于圖3-10)也可能被移除，并且以介電層360加以置換，其中介電層360也可能用以包圍柵極340。此外，雖然為了簡化說明而沒有顯示于圖中，但是也可能會形成電性接觸，以使NPN型晶體管300及PNP型晶體管 330射極、基極及集極區(qū)域能夠各自電性耦合，如此一來，晶體管300與330之間的電性連接可與外部元件建立電性連接。其他額外的制造程序包括形成一互連線結(jié)構(gòu)(interconnect structure)、鈍化各層、切割晶片及/或封裝元件。本文提供的實施例顯示出幾個優(yōu)點。其中一個優(yōu)點在于，如上所述，可在同一時間形成NPN型雙極性晶體管與PNP型雙極性晶體管。在公知技術(shù)中，需要一個或多個額外的掩模以分別界定PNP型雙極性晶體管與NPN型雙極性晶體管。這些額外的掩模需要額外的制造程序，因而增加制造成本并且延長生產(chǎn)時間。相較之下，本文所公開的實施例利用鍺硅在多晶硅表面上快速生長的特性，形成一雙極性晶體管的基極，同時也形成另一相反極性 (或相反類型)的雙極性晶體管的射極。因此，不需要額外的掩模或制造程序才能夠形成 PNP型雙極性晶體管，且可使用與形成NPN型雙極性晶體管大致相同的工藝形成PNP型雙極性晶體管。另一個優(yōu)點在于，本發(fā)明所提供的形成雙極性晶體管的工藝能夠與公知的場效晶體管(FET)工藝(如CMOS工藝)相容。例如，場效晶體管(FET)工藝通常包括形成一多晶硅層。在本發(fā)明中，利用多晶硅層外延成長(印i-grown)的材料可作為晶體管的基極以及另一相反極性的晶體管的射極。然而，需注意的是，其他實施例可能具有不同的優(yōu)點，并且沒有任何特定的優(yōu)點是所有實施例都必須具備的。本發(fā)明所揭露的范圍包括一半導(dǎo)體元件，其中該半導(dǎo)體元件包括一第一晶體管及一第二晶體管形成于同一基板上。第一晶體管包括第一集極、第一基極及第一射極。第一集極包括第一摻雜阱形成于基板中。第一基極包括第一摻雜層形成于基板上并且位于第一摻雜阱之上。第一射極包括摻雜成分(doped element)形成于第一摻雜層的一部分之上。 第二晶體管包括第二集極、第二基極及第二射極。第二集極包括基板摻雜部分。第二基極包括第二摻雜阱形成于基板中并且位于基板摻雜部分之上。第二射極包括第二摻雜層形成于基板上并且位于第二摻雜阱之上。第一及第二晶體管其中之一為NPN型晶體管，另一個則為一 PNP型晶體管。本發(fā)明所公開的范圍還包括另一半導(dǎo)體元件。半導(dǎo)體元件包括一基板，其中基板包括一界面(interface)及第一與第二隔離結(jié)構(gòu)形成于界面(interface)下方。半導(dǎo)體元件包括一雙極性晶體管。雙極性晶體管包括集極，其中集極包括第一基板摻雜部分，該第一基板摻雜部分形成于界面(interface)下方。雙極性晶體管包括基極，其中基極包括一第二基板摻雜部分，第二基板摻雜部分形成于界面(interface)下方并且介于第一及第二隔離結(jié)構(gòu)之間，且至少一部分受到第一摻雜部分所包圍。雙極性晶體管包括一射極，其中射極包括一摻雜組成(doped component)形成于界面(interface)上方并且介于第一及第二隔離結(jié)構(gòu)之間。第二基板摻雜部分具有與第一基板摻雜部分及摻雜組成(doped component) 相反的摻雜極性。第一及第二基板摻雜部分形成一第一 P/N結(jié)(P/N junction)。第二基板摻雜部分及摻雜組成(doped component)形成一第二 P/N結(jié)(P/N junction)。本發(fā)明所公開的范圍還包括一半導(dǎo)體元件的制造方法。方法包括提供一基板， 其中基板具有第一、第二、第三及第四隔離結(jié)構(gòu)。方法包括形成多晶硅層于基板上。 該方法包括形成第一及第二開口于多晶硅層中，第一開口暴露出基板的第一區(qū)域，其中第一區(qū)域位于第一與第二隔離結(jié)構(gòu)之間。第二開口暴露出基板的第二區(qū)域，其中第二區(qū)域位于第三與第四隔離結(jié)構(gòu)之間，其中第一開口的寬度大于第二開口。方法包括對基板的第一及第二開口進行注入工藝，以形成第一摻雜區(qū)域于基板的第一區(qū)域中，并形成第二摻雜區(qū)域于基板的第二區(qū)域中。方法包括外延成長(印i-grown) —材料層于基板上，外延成長 (epi-grown) 一第一材料層部分于第一開口中，并且與第一摻雜區(qū)域形成一第一 P/N結(jié)(P/ N junction)，外延成長(印i-grown) —第二材料部分于第二開口中，并且與第二摻雜區(qū)域形成一第二 P/N結(jié)(P/N junction)。其中外延成長(印i-grown)的方式可使第二材料層部分充分地填充第二開口。雖然本發(fā)明已以數(shù)個較佳實施例公開如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動與潤飾， 因此本發(fā)明的保護范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1 一種半導(dǎo)體元件，包括 一基板；一第一晶體管，包括一第一集極、一第一基極及一第一射極，其中該第一集極包括一第一摻雜阱位于該基板中，該第一基極包括一第一摻雜層位于該基板上并且位于該第一摻雜阱上，以及該第一射極包括一摻雜成分位于該第一摻雜層的一部分之上；以及一第二晶體管，包括一第二集極、一第二基極及一第二射極，其中該第二集極包括一基板摻雜部分，該第二基極包括一第二摻雜阱位于該基板中并且位于該基板摻雜部分上，以及該第二射極包括一第二摻雜層位于該基板上并且位于該第二摻雜阱上；其中該第一及第二晶體管之一為一 NPN型晶體管，且另一個則為一 PNP型晶體管。
2.如權(quán)利要求1所述的半導(dǎo)體元件，還包括一材料層位于該基板上，該材料層具有第一及第二開口，其中該第一開口包括該第一摻雜層、該摻雜成分及一絕緣層，其中該絕緣層用以分隔開該摻雜成分與該第一摻雜層中位于該摻雜成分下方以外的部分；及該第二開口包括該第二摻雜層。
3.如權(quán)利要求2所述的半導(dǎo)體元件，其中該第一及第二開口各自包括第一及第二橫向尺寸，且其中該第一橫向尺寸大于該第二橫向尺寸。
4.如權(quán)利要求2所述的半導(dǎo)體元件，還包括一場效晶體管元件具有一部分形成于該基板中；其中該材料層具有一多晶硅部分作為該場效晶體管(FET)元件的柵極電極。
5.一種半導(dǎo)體元件，包括一基板包括一界面及第一與第二隔離結(jié)構(gòu)形成于該界面下方；以及一雙極性晶體管包括一集極，其中該集極包括一第一基板摻雜部分，該第一基板摻雜部分形成于該界面下方；一基極，其中該基極包括一第二基板摻雜部分，該第二基板摻雜部分形成于該界面下方并且介于該第一及第二隔離結(jié)構(gòu)之間，且至少一部分受到該第一摻雜部分所包圍；以及一射極，其中該射極包括一摻雜組成形成于該界面上方并且介于該第一及第二隔離結(jié)構(gòu)之間； 其中該第二基板摻雜部分具有與該第一基板摻雜部分及該摻雜組成相反的摻雜極性； 該第一及第二基板摻雜部分形成一第一 P/N結(jié)；以及該第二基板摻雜部分及該摻雜組成形成一第二 P/N結(jié)。
6.如權(quán)利要求5所述的半導(dǎo)體元件，其中該基板包括第三及第四隔離結(jié)構(gòu)形成于該界面下方，且還包括一另外的雙極性晶體管，其中該雙極性晶體管包括一另外的集極，其中該集極包括一第三基板摻雜部分形成于該界面下方并且介于該第三及第四隔離結(jié)構(gòu)之間，該第三及第二基板摻雜部分具有相同的摻雜極性；一另外的基極，其中該基極包括一第一摻雜層形成于該界面上方并且介于該第三及第四隔離結(jié)構(gòu)之間，該第一摻雜層與該摻雜組成具有相同的材料組成及相同的摻雜極性；以及一另外的射極，其中該射極包括一第二摻雜層形成于該界面上方并且部分地受到該第一摻雜層所包圍，該第一及第二摻雜層具有相反的摻雜極性； 及其中該第三基板摻雜部分與該第一摻雜層形成一第三P/N結(jié)； 該第一及第二摻雜層形成一第四P/N結(jié)；以及該雙極性晶體管與該另外的雙極性晶體管其中之一為NPN型雙極性晶體管，另一個則為一 PNP型雙極性晶體管。
7.如權(quán)利要求6所述的半導(dǎo)體元件，其中 該界面沿著一水平方向延伸；該第一摻雜層具有沿著水平方向測量的一第一尺寸；該摻雜組成具有沿著水平方向測量的一第二尺寸；以及該第一尺寸與該第二尺寸的比值介于約73到約52的范圍之間。
8.一種半導(dǎo)體元件的制法，包括提供一基板，其中該基板具有第一、第二、第三及第四隔離結(jié)構(gòu)； 形成一多晶硅層于該基板上；形成第一及第二開口于該多晶硅層中，該第一開口暴露出該基板的第一區(qū)域，其中該第一區(qū)域位于第一與第二隔離結(jié)構(gòu)之間，該第二開口暴露出該基板的第二區(qū)域，其中該第二區(qū)域位于第三與第四隔離結(jié)構(gòu)之間，其中該第一開口的寬度大于第二開口的寬度；對該基板進行一注入工藝通過該第一及第二開口，以形成一第一摻雜區(qū)域位于該基板的第一區(qū)域中，并且形成一第二摻雜區(qū)域位于該基板的第二區(qū)域中；以及外延成長一材料層于該基板上，一第一材料層部分外延成長于該第一開口中，并且與該第一摻雜區(qū)域形成一第一 P/N結(jié)，一第二材料層部分外延成長于該第二開口中，并且與該第二摻雜區(qū)域形成一第二 P/N結(jié)，其中該外延成長的方式可使該第二材料層部分充分地填充第二開口。
9.如權(quán)利要求8所述的半導(dǎo)體元件的制法，還包括 形成一絕緣成分于該第一材料層部分的側(cè)壁上；以及形成一摻雜成分于該第一開口中并且位于該絕緣成分之間，借以形成一第三P/N結(jié)位于該摻雜成分與其下方的該第一材料層部分之間。
10.如權(quán)利要求9所述的半導(dǎo)體元件的制法，其中 該第一摻雜區(qū)域作為一第一雙極性晶體管的集極； 該第一材料層部分作為一第一雙極性晶體管的基極； 該摻雜成分作為一第一雙極性晶體管的射極；包圍該第二摻雜區(qū)域的該基板部分作為一第二雙極性晶體管的集極； 該第二摻雜區(qū)域作為一第二雙極性晶體管的基極；以及該第二材料層部分作為一第二雙極性晶體管的射極。
全文摘要
本發(fā)明提供一種半導(dǎo)體元件及其制法，在該半導(dǎo)體元件中第一晶體管與第二晶體管形成于相同基板上。第一晶體管包括第一集極、第一基極及第一射極，其中第一集極包括第一摻雜阱位于基板中，第一基極包括第一摻雜層位于基板上并且位于第一摻雜阱上，以及第一射極包括摻雜成分位于第一摻雜層的一部分之上。第二晶體管包括第二集極、第二基極及第二射極，其中第二集極包括基板摻雜部分，第二基極包括第二摻雜阱位于基板中并且位于基板摻雜部分上，以及第二射極包括第二摻雜層位于基板上并且位于第二摻雜阱上。
文檔編號H01L21/8228GK102347329SQ201010559549
公開日2012年2月8日 申請日期2010年11月23日 優(yōu)先權(quán)日2010年7月22日
發(fā)明者葉德強, 張立文, 曾華洲, 趙治平 申請人:臺灣積體電路制造股份有限公司