專利名稱：應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種應(yīng)用于三維S0C(SyStem on chip，片上集成系統(tǒng))的TFT (薄膜晶體管，thin-film-transistor)及其制造方法。
背景技術(shù)：
隨著信息技術(shù)及半導(dǎo)體技術(shù)的迅猛發(fā)展及廣泛應(yīng)用，集成電路技術(shù)自發(fā)明以來(lái)， 一直朝著提高器件系統(tǒng)性能，降低單位功能成本的方向發(fā)展。正如摩爾定律所述，集成電路芯片的大小每1. 5年增加2倍，同時(shí)單個(gè)基本器件的面積減小到原來(lái)的1/2。集成電路的基本器件可以分為有源器件與無(wú)源器件。有源器件主要有MOS (金屬-氧化物-半導(dǎo)體)器件、雙極器件及最基本的二極管，無(wú)源器件主要有電阻、電容及電感。利用這些基本器件，可以組合構(gòu)成高壓驅(qū)動(dòng)電路、存儲(chǔ)器、傳感器、模擬/數(shù)字轉(zhuǎn)換電路、射頻電路等等各種功能電路。現(xiàn)在工業(yè)界有一個(gè)非常明顯的趨勢(shì)要將多個(gè)由不同器件構(gòu)成的不同功能電路集成在同一芯片上，SOC架構(gòu)就是該技術(shù)的集中體現(xiàn)。目前，SOC主要是在同一半導(dǎo)體襯底表面制造各種不同功能、不同尺寸的器件，以實(shí)現(xiàn)多功能系統(tǒng)的二維集成。但是，不同的器件對(duì)于制程的精度、成本要求不同。以MOS 器件為例隨著半導(dǎo)體技術(shù)的不斷進(jìn)步，高速數(shù)字邏輯器件的柵極尺寸不斷縮小(0.5μπκ
0. 35 μ m、0. 25 μ m、0. 18 μ m、0. 13 μ m、90nm、65nm、45nm、32nm、28mm......)，但是基于可靠
性和功耗的考慮，器件的工作電壓也在不斷地減小，經(jīng)歷了 5V、3. 3V、1. 8V、1. 2V的改變。但是外圍接口電路及高壓驅(qū)動(dòng)電路中的器件必須能夠承受高壓以便于與外界交換信息。在電壓確定的情況下，器件的柵極尺寸不能隨著產(chǎn)品的升級(jí)換代不斷減少。這就導(dǎo)致了在SOC 同一平面上必須采用兩種尺寸相差很大的結(jié)構(gòu)。眾所周知，在半導(dǎo)體制程當(dāng)中，高精度光刻的設(shè)備及工藝成本一直在全部成本中占最大的比例。如果將高壓器件和高速邏輯器件的柵極制造在同一平面、在同一步驟中完成，高精度光刻設(shè)備就不能得到有效的應(yīng)用，而且現(xiàn)有先進(jìn)的CMOS工藝平臺(tái)由于受到芯片面積的限制，難于依據(jù)實(shí)際需要采用合適的電壓驅(qū)動(dòng)值，因?yàn)楦叩碾妷候?qū)動(dòng)值往往需要較大的芯片面積，因此往往在需要電壓與芯片面積之間進(jìn)行折衷考慮，然而，采用折衷值的電壓驅(qū)動(dòng)值往往不是最優(yōu)值，這樣無(wú)法優(yōu)化芯片性能。將不同功能的器件集成在同一芯片上會(huì)帶來(lái)另一個(gè)問(wèn)題，那就是芯片面積過(guò)大， 為了縮小芯片面積，目前出現(xiàn)了 SIP(system in package)和3D(dimension) IC(Integrated Circuit)技術(shù)。前者是利用系統(tǒng)級(jí)封裝技術(shù)將多個(gè)單一不同功能的芯片封裝在同一管殼當(dāng)中，這一技術(shù)的難點(diǎn)在于封裝技術(shù)的復(fù)雜性及由于寄生效應(yīng)帶來(lái)的性能衰減；后者是利用TSV(Thr0ugh Silicon Via，硅貫通過(guò)孔)將多片減薄(1-100 μ m)后的I C疊加，互連起來(lái)以實(shí)現(xiàn)更加強(qiáng)大的功能和更高的密度。然而，在TSV(Thr0ugh Silicon Via)實(shí)現(xiàn)多片集成電路三維堆疊的現(xiàn)有技術(shù)當(dāng)中必須引入De印RIE(Reactive Ion Etch)制程，這種制程與標(biāo)準(zhǔn)CMOS工藝不相兼容。所謂多片IC既可以是相同的芯片，也可以是不同的芯片。與 SIP相比，3D IC的性能有所提高，但是對(duì)襯底減薄存在很大的挑戰(zhàn)，主要由于實(shí)際工藝難以減薄至10 μ m以下的尺寸，這就限制了系統(tǒng)性能的進(jìn)一步提高。
由以上的介紹可以得知，集成電路或者集成電路系統(tǒng)一直追求降低成本，減少功耗、增強(qiáng)功能、提高密度。

發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管及其制造方法，從而可以降低SOC的成本，增強(qiáng)SOC的功能。本發(fā)明提供了一種應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管，所述薄膜晶體管位于半導(dǎo)體結(jié)構(gòu)上，所述半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上的至少一層局部/全局互連金屬層，所述薄膜晶體管包括基于半導(dǎo)體材料在所述互連金屬層上形成的柵極、源電極和漏電極?？蛇x的，所述薄膜晶體管為頂柵薄膜晶體管或底柵薄膜晶體管?？蛇x的，所述底柵薄膜晶體管的柵極包括位于所述互連金屬層上的柵導(dǎo)電層和位于柵導(dǎo)電層表面的柵介質(zhì)層；所述底柵薄膜晶體管還包括位于柵介質(zhì)層表面對(duì)應(yīng)于柵導(dǎo)電層位置的溝道區(qū)；所述底柵薄膜晶體管的源電極和漏電極位于所述溝道區(qū)兩側(cè)?？蛇x的，所述底柵薄膜晶體管還包括位于溝道區(qū)上的保護(hù)層?？蛇x的，所述頂柵薄膜晶體管還包括位于所述互連金屬層上的溝道區(qū)；所述頂柵薄膜晶體管的源電極和漏電極位于溝道區(qū)兩側(cè)；所述頂柵薄膜晶體管的柵極包括位于所述溝道區(qū)表面的柵介質(zhì)層和位于所述柵介質(zhì)層表面的柵導(dǎo)電層?？蛇x的，所述互連金屬層和所述頂柵薄膜晶體管之間具有介電層，所述介電層和所述頂柵薄膜晶體管之間具有緩沖層，所述緩沖層的材料為非晶硅或多晶硅材料?？蛇x的，所述半導(dǎo)體材料為非晶硅、多晶硅、硅鍺化合物、鍺和其組合中的任意一種。一種應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管制造方法，包括提供半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上的至少一層局部/全局互連金屬層，還包括步驟基于半導(dǎo)體材料在所述互連金屬層上層形成薄膜晶體管?？蛇x的，所述薄膜晶體管的形成步驟包括在互連金屬層表面形成介電層；在所述介電層內(nèi)形成柵導(dǎo)電層；在柵導(dǎo)電層表面及介電層表面形成柵介質(zhì)層；在柵介質(zhì)層表面形成第一鍺硅化合物層，柵導(dǎo)電層對(duì)應(yīng)的第一鍺硅化合物層即為溝道區(qū)；在溝道區(qū)表面形成保護(hù)層；在除溝道區(qū)外的第一鍺硅化合物層表面形成第二鍺硅化合物層，第二鍺硅化合物層的摻雜離子類型和第一鍺硅化合物層的摻雜離子類型相反；對(duì)具有第二鍺硅化合物層的半導(dǎo)體結(jié)構(gòu)進(jìn)行退火，使得第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層的離子濃度趨于一致，即第二鍺硅化合物層和其覆蓋的第一鍺硅化
合物層構(gòu)成源電極和漏電極。 可選的，所述薄膜晶體管的形成步驟包括 在互連金屬層表面形成介電層；在所述介電層內(nèi)形成柵導(dǎo)電層；在柵導(dǎo)電層表面及介電層表面形成柵介質(zhì)層；在柵介質(zhì)層表面形成第一鍺硅化合物層，柵導(dǎo)電層對(duì)應(yīng)的第一鍺硅化合物層即為溝道區(qū)；在除溝道區(qū)外的第一鍺硅化合物層表面形成第二鍺硅化合物層，第二鍺硅化合物層的摻雜離子類型和第一鍺硅化合物層的摻雜離子類型相反；對(duì)具有第二鍺硅化合物層的半導(dǎo)體結(jié)構(gòu)進(jìn)行退火，使得第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層的離子濃度接近，即第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層構(gòu)成源電極和漏電極。可選的，所述薄膜晶體管的形成步驟包括在互連金屬層表面形成介電層；在所述介電層內(nèi)形成柵導(dǎo)電層；在柵導(dǎo)電層表面及介電層表面形成柵介質(zhì)層； 在柵介質(zhì)層表面形成第一鍺硅化合物層，柵導(dǎo)電層對(duì)應(yīng)的第一鍺硅化合物層即為溝道區(qū)；對(duì)除溝道區(qū)外的第一鍺硅化合物進(jìn)行離子注入，形成源電極和漏電極?？蛇x的，所述薄膜晶體管的形成步驟包括在互連金屬層表面形成介電層；在所述介電層表面形成第一鍺硅化合物層，其包括溝道區(qū)；在第一鍺硅化合物層表面形成柵介質(zhì)層，在溝道區(qū)對(duì)應(yīng)的柵介質(zhì)層表面形成柵導(dǎo)電層；在柵導(dǎo)電層兩側(cè)的第一鍺硅化合物層表面形成第二鍺硅化合物層；對(duì)具有第二鍺硅化合物層的半導(dǎo)體結(jié)構(gòu)進(jìn)行退火，使得第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層的離子濃度趨于一致，即第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層構(gòu)成源電極和漏電極?？蛇x的，所述薄膜晶體管的形成步驟包括在互連金屬層表面形成介電層；在所述介電層表面形成第一鍺硅化合物層，其包括溝道區(qū)；對(duì)溝道區(qū)兩側(cè)的第一鍺硅化合物層進(jìn)行離子注入，形成源電極和漏電極；在溝道區(qū)表面形成柵介質(zhì)層；在柵介質(zhì)層表面形成柵導(dǎo)電層?？蛇x的，在形成第一鍺硅化合物層之前還包括利用化學(xué)氣相沉積方法在所述介電層表面形成緩沖層，所述緩沖層的材料為非晶硅或多晶硅材料，所述化學(xué)氣相沉積的溫度小于450攝氏度?？蛇x的，所述退火的溫度小于450攝氏度，用于激活摻雜離子。
可選的，所述半導(dǎo)體材料的形成工藝為化學(xué)氣相沉積、物理氣相沉積或原子層淀積，溫度小于450攝氏度。與現(xiàn)有技術(shù)相比，本發(fā)明主要具有以下優(yōu)點(diǎn)本發(fā)明克服了現(xiàn)有技術(shù)中在單一半導(dǎo)體襯底上構(gòu)建單層半導(dǎo)體器件的技術(shù)缺陷， 通過(guò)在基于半導(dǎo)體襯底形成的半導(dǎo)體器件層和互連金屬層上再基于所述半導(dǎo)體材料形成 TFT，這樣使得所述半導(dǎo)體器件層和TFT不是分布在同一半導(dǎo)體襯底層，而是形成了多層的三維結(jié)構(gòu)，從而降低了 SOC的成本，增強(qiáng)了其功能。


通過(guò)附圖中所示的本發(fā)明的優(yōu)選實(shí)施例的更具體說(shuō)明，本發(fā)明的上述及其它目的、特征和優(yōu)勢(shì)將更加清晰。在全部附圖中相同的附圖標(biāo)記指示相同的部分。并未刻意按實(shí)際尺寸等比例縮放繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。圖1是本發(fā)明的具有TFT的三維SOC制造方法的流程圖；圖2至圖9是本發(fā)明一實(shí)施例的具有有溝道保護(hù)的擴(kuò)散方式形成源漏電極的底柵 TFT的三維SOC的示意圖；圖10是本發(fā)明一實(shí)施例的注入方式形成源漏電極的底柵TFT的示意圖；圖11是本發(fā)明一實(shí)施例的無(wú)溝道保護(hù)的擴(kuò)散形成源漏電極的底柵TFT的示意圖；圖12是本發(fā)明一實(shí)施例的非平面工藝制作的TFT的結(jié)構(gòu)示意圖；圖13是本發(fā)明一實(shí)施例的具有注入形成源漏的頂柵TFT的三維SOC的示意圖；圖14是本發(fā)明一實(shí)施例的注入形成頂柵源漏電極的頂柵TFT的示意圖。
具體實(shí)施例方式由背景技術(shù)可知，集成電路或者集成電路系統(tǒng)一直追求降低成本，減少功耗，增強(qiáng)功能，提高密度。目前，低溫非晶/多晶鍺、鍺硅材料在半導(dǎo)體、介質(zhì)、金屬上的低溫淀積技術(shù)應(yīng)用于與CMOS完全兼容的MEMS技術(shù)。同時(shí)鍺、鍺硅材料摻雜的低溫激活也能夠完全與 CMOS技術(shù)完全兼容。同時(shí)，低溫鍺硅材料的淀積及激活的實(shí)現(xiàn)使得適用于三維SOC系統(tǒng)的鍺硅TFT技術(shù)成為可能。因此，基于鍺、鍺硅非晶/多晶的低溫淀積及低溫激活的特性，本發(fā)明提出了一種適用于三維SOC的鍺、鍺硅TFT。使得在單一襯底上實(shí)現(xiàn)三維SOC系統(tǒng)成為可能，同時(shí)也可以與CMOS完全兼容的MEMS器件集成。極大地降低了系統(tǒng)的成本，增強(qiáng)了系統(tǒng)的功能。本發(fā)明的發(fā)明人經(jīng)過(guò)大量的實(shí)驗(yàn)研究，發(fā)明了一種應(yīng)用于三維SOC的TFT及其制造方法，從而克服了現(xiàn)有技術(shù)中基于單一半導(dǎo)體襯底形成半導(dǎo)體器件的技術(shù)缺陷，通過(guò)在基于半導(dǎo)體襯底形成的半導(dǎo)體器件層和互連金屬層上再形成至少一層半導(dǎo)體材料，從而基于所述半導(dǎo)體材料再形成TFT，這樣使得所述半導(dǎo)體器件層和TFT不是分布在同一半導(dǎo)體襯底層，而是形成了多層的三維結(jié)構(gòu)，從而降低了 SOC的成本，增強(qiáng)了其功能。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)現(xiàn)方式做詳細(xì)的說(shuō)明。本發(fā)明利用示意圖進(jìn)行詳細(xì)描述，在詳述本發(fā)明實(shí)施例時(shí)， 為便于說(shuō)明，表示器件結(jié)構(gòu)的剖面圖會(huì)不依一般比例作局部放大，而且所述示意圖只是實(shí)例，其在此不應(yīng)限制本發(fā)明保護(hù)的范圍。此外，在實(shí)際制作中應(yīng)包含長(zhǎng)度、寬度及深度的三維空間尺寸。 圖1是本發(fā)明的具有TFT的SOC制造方法的流程圖，如圖1所示，本發(fā)明的應(yīng)用于 SOC的TFT的制造方法包括下列步驟S10，提供半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上的至少一層局部/全局互連金屬層；S20，基于半導(dǎo)體材料在所述互連金屬層上形成TFT。圖2至圖9是本發(fā)明一實(shí)施例的具有有溝道保護(hù)的擴(kuò)散方式形成源漏電極的底柵 TFT的三維SOC的示意圖；下面結(jié)合圖1至圖8對(duì)本實(shí)施例的應(yīng)用于SOC的TFT的制造方法和結(jié)構(gòu)進(jìn)行說(shuō)明。首先，執(zhí)行步驟S10，參考圖2，提供半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底 101、基于所述半導(dǎo)體襯底101形成的半導(dǎo)體器件層103，覆蓋半導(dǎo)體器件層103的第一介電層105a，位于第一介電層10 表面的至少一層局部/全局互連金屬層106，在本實(shí)施例中， 包括兩層所述互連金屬層106。在本實(shí)施例中，所述半導(dǎo)體襯底101可以是單晶硅、鍺或硅鍺化合物或其組合中的任意一種。所述半導(dǎo)體器件層103由單晶硅襯底、構(gòu)造在單晶硅襯底上的高速邏輯集成電路或者高密度存儲(chǔ)陣列、及疊加于單晶硅襯底表面以上的多層局部/全局互連金屬線構(gòu)成的高速，高性能，高密度硅集成電路功能層構(gòu)成。在本實(shí)施例中，具體的，所述半導(dǎo)體器件層103是基于半導(dǎo)體襯底101形成的，其具體可以包括NMOS晶體管、PMOS晶體管或者CMOS元件、二極管、SRAM、DRAM、可編程存儲(chǔ)器件等。例如在本實(shí)施例中所述半導(dǎo)體器件層103包括NMOS晶體管和PMOS晶體管，則PMOS 晶體管和NMOS晶體管的柵極103G包括在半導(dǎo)體襯底101表面形成的氧化硅層(柵介質(zhì)層)和多晶硅層(柵導(dǎo)電層)，源電極103S和漏電極103D為在柵極103G兩側(cè)的半導(dǎo)體襯底101進(jìn)行摻雜形成的，其中PMOS晶體管的源電極103S、漏電極103D和溝道區(qū)所在的半導(dǎo)體襯底101中還可以具有N阱104，所述N阱用于PMOS和NMOS晶體管之間的隔離。所述第一介電層10 覆蓋所述半導(dǎo)體器件層103。所述局部/全局互連金屬層106位于第一介電層10 上，用于器件的導(dǎo)電互連。所述半導(dǎo)體結(jié)構(gòu)可以利用本領(lǐng)域技術(shù)人員熟知的方法形成，因此不在贅述。接著，執(zhí)行步驟S20，參考圖3，在互連金屬層106(和/或第一介電層105a)上基于半導(dǎo)體材料形成TFT 108，所述互連金屬層106和TFT 108之間可以用第二介電層10 進(jìn)行絕緣隔離。在本實(shí)施例中，所述TFT 108可以包括但不限于Si/SiGe/Ge TFT(Thin Film Transistor,包括頂柵及底柵)，高壓Si/SiGe/Ge TFT,基于Si/SiGe/Ge TFT的存儲(chǔ)器陣列，基于Si/SiGe/Ge TFT的閃存陣列，基于Si/SiGe/GeTFT的可編程存儲(chǔ)器陣列，基于Si/
SiGe/Ge TFT的無(wú)源器件(包括但不限于電阻、電容、電感).......所述TFT上還可以具
有其它器件層，例如MEMS層與TFT之間根據(jù)需要通過(guò)金屬插塞/互連金屬線電學(xué)相連，以實(shí)現(xiàn)預(yù)設(shè)的功能。在TFT 108之上還可以具有全局互連金屬線、Pad(襯墊)和第三介電層 105c。在本實(shí)施例中，在形成TFT 108的步驟之前還可以包括先在互連金屬層106上形成第二介電層10 ，然后再根據(jù)需要在第二介電層10 中形成金屬插塞106a，例如在連接半導(dǎo)體器件層103的MOS晶體管的漏極的互連金屬層106上形成金屬插塞106a。具體的， 可以利用CVD (化學(xué)氣相淀積)或PVD (物理氣相淀積)的方法在金屬插塞106a以及第二介電層10 上形成所述半導(dǎo)體材料，所述半導(dǎo)體材料可以為非晶硅層、多晶硅層、硅鍺化合物層、鍺層或其組合中的任意一種。所述鍺硅化合物可以為SiGe。繼續(xù)參考圖3，在一個(gè)優(yōu)選的實(shí)施中，還可以進(jìn)一步的在TFT 108上形成MEMS(微機(jī)電系統(tǒng))器件層221。所述MEMS器件層221由金屬層221a，介電層221b，以及非晶/多晶硅(或鍺硅、鍺)在介電層221b表面通過(guò)犧牲層(光刻膠、SiGe/Ge、非晶碳)技術(shù)在介電層221b形成的空腔內(nèi)形成的各種MEMS結(jié)構(gòu)221c (包括各種傳感器、執(zhí)行器及無(wú)源電學(xué)器件)構(gòu)成。MEMS器件層221構(gòu)成MEMS功能層，該MEMS功能層與所述TFT 108之間通過(guò)介電層絕緣，并且通過(guò)穿透介電層的金屬插塞221d與金屬連線223與介電層下方的TFT 108 導(dǎo)通，以實(shí)現(xiàn)集成電路系統(tǒng)與外界環(huán)境之間的相互交流。將集成電路當(dāng)中的電學(xué)信號(hào)轉(zhuǎn)化為外界環(huán)境當(dāng)中的聲、光、電或機(jī)械信號(hào)；反之亦然。該MEMS功能層可以由一個(gè)或多個(gè)單一功能的MEMS結(jié)構(gòu)組成，也可以是多個(gè)不同功能的MEMS結(jié)構(gòu)組成的多個(gè)探測(cè)器或者執(zhí)行器系統(tǒng)。MEMS器件層221可以為本領(lǐng)域技術(shù)人員所熟知的結(jié)構(gòu)，可以利用本領(lǐng)域技術(shù)人員所熟知的方法形成。上述半導(dǎo)體器件層103、TFT 108、MEMS器件層221通過(guò)導(dǎo)電插塞或者互連金屬線進(jìn)行互連構(gòu)成S0C。下面結(jié)合圖5至圖9對(duì)形成有溝道保護(hù)的擴(kuò)散方式形成源漏電極的底柵TFT 108 的步驟進(jìn)行詳細(xì)說(shuō)明第一步參考圖5，刻蝕覆蓋金屬插塞106a的第二介電層105b，例如可以利用大馬士革(雙鑲嵌)工藝進(jìn)行刻蝕，在第二介電層10 中的金屬插塞106a上形成暴露所述金屬插塞106a的開口，然后向所述開口內(nèi)淀積導(dǎo)電材料，例如淀積金屬材料或者多晶硅材料，然后利用化學(xué)機(jī)械研磨(CMP)的方法使得淀積的材料和所述開口齊平(完成柵導(dǎo)電層/ 介電層的平坦化)，形成柵導(dǎo)電層211。具體的，柵導(dǎo)電層211的淀積工藝可以采用化學(xué)氣相淀積或者物理淀積形成，包括常壓化學(xué)氣相淀積(APCVD)、低壓化學(xué)氣相淀積(LPCVD)、 等離子體輔助化學(xué)氣相淀積、金屬氧化物氣相淀積(MOCVD)、濺射、蒸發(fā)等。本領(lǐng)域技術(shù)人員可以根據(jù)制造工藝，器件應(yīng)用需要來(lái)確定柵導(dǎo)電層211所需的的厚度，典型的物理厚度為 2000 埃。第二步參考圖6，在柵導(dǎo)電層211和第二介電層10 上形成柵介質(zhì)層213，柵介質(zhì)層213可以為二氧化硅、氮氧化硅、氮化硅、鉿基氧化物介質(zhì)、三氧化二鋁，或者其他高 k介質(zhì)材料，厚度為20埃至1500埃。其形成方法可以是CVD、PVD或者ALD (Atom Layer Deposition,原子層淀積)。本實(shí)施例當(dāng)中的柵介質(zhì)層213可以采用與PECVD淀積氮氧化硅制作MIMWetal-Insulator-Metal)電容(業(yè)界的常用方法)相同的方法形成。所述柵導(dǎo)電層211及其上的柵介質(zhì)層213構(gòu)成柵極。柵介質(zhì)層213也可以采用射頻等離子體反應(yīng)濺射的方法淀積三氧化二鋁的方法形成。具體的，可以采用射頻反應(yīng)離子濺射設(shè)備，利用以下制程參數(shù)實(shí)現(xiàn)射頻功率450瓦，射頻頻率18. 7kHz，一氧化二氮流量400sCCm，壓強(qiáng) 200mTorr，襯底溫度380攝氏度，85min淀積500埃。第三步參考圖7，在柵介質(zhì)層213表面形成第一鍺硅化合物層212，柵導(dǎo)電層211 對(duì)應(yīng)的第一鍺硅化合物層212即為溝道區(qū)215。所述第一鍺硅化合物層212為本征或輕摻雜硅化合物層。所述第一鍺硅化合物層212的形成方法為首先，在柵介質(zhì)層213表面利用 CVD的方法形成鍺硅化合物，例如CVD的溫度小于450攝氏度，因此與CMOS制作工藝完全兼容，例如可以采用350攝氏度，CVD的材料為硅鍺化合物，所述鍺硅化合物可以為N型或者 P型，例如為P型，可以在CVD的同時(shí)摻雜P型離子，例如硼離子，也可以在形成CVD之后采用離子注入的方式摻雜P離子，在本實(shí)施例中形成的溝道區(qū)215中硼離子的濃度為lel7/ cm3-lel9/cm3，溝道區(qū) 215 的厚度為 IOnm-I μ m。第四步參考圖8，在淀積第一鍺硅化合物層212之后，在溝道區(qū)215表面形成保護(hù)層216，保護(hù)層216可以是氧化硅、氮化硅或者氮氧化硅，例如可以先利用CVD方法在第一鍺硅化合物層212表面淀積氧化硅或者氮化硅層，然后刻蝕去除溝道區(qū)表面以外的氧化硅或者氮化硅層，形成僅覆蓋溝道區(qū)215的保護(hù)層216。所述保護(hù)層21用于在形成源電極 215S和漏電極215D時(shí)對(duì)溝道區(qū)215進(jìn)行保護(hù)，以減小器件特性的容差，例如淀積用于形成源電極和漏電極的鍺硅化合物之后，在刻蝕去除溝道區(qū)215表面的鍺硅化合物時(shí)充當(dāng)刻蝕停止層。第五步參考圖9，在第一鍺硅化合物層212和保護(hù)層216表面形成摻雜高濃度的N型離子或者P型離子的第二鍺硅化合物層，第二鍺硅化合物層與第一鍺硅化合物層的摻雜類型相反。然后利用掩膜圖形定義出第二鍺硅化合物層表面源電極和漏電極的區(qū)域， 先刻蝕第二鍺硅化合物層，去除保護(hù)層216表面(溝道區(qū)對(duì)應(yīng)的)的第二鍺硅化合物層和未定義源電極和漏電極區(qū)域的第二鍺硅化合物層(換言之完成源漏區(qū)的刻蝕之后，再進(jìn)行 TFT器件有源區(qū)的光刻/刻蝕)，在刻蝕過(guò)程中，所述保護(hù)層216用作刻蝕停止層，接著再刻蝕所述第一鍺硅化合物層212，去除未被刻蝕后的第二鍺硅化合物層或保護(hù)層216覆蓋的第一鍺硅化合物層。剩余的第二鍺硅化合物層及其覆蓋的第一鍺硅化合物層即構(gòu)成源電極 215S和漏電極215D。形成第二鍺硅化合物層具體的，可以利用CVD的方法形成，例如為可以在350攝氏度以下CVD的方法淀積，在淀積的同時(shí)原位摻雜N型離子，例如磷離子，其中， 磷離子濃度為kl9/cm3-5e22/cm3。參考圖3，進(jìn)一步的還可以在源電極215S和漏電極215D形成金屬插塞221d。然后可以在TFT上繼續(xù)制作MEMS結(jié)構(gòu)，在完成MEMS結(jié)構(gòu)制作后，最后在450攝氏度以下低溫退火，與CMOS制作工藝完全兼容激活源電極215S和漏電極215D內(nèi)摻雜離子使第二鍺硅化合物層內(nèi)的摻雜離子向第一鍺硅化合物層內(nèi)擴(kuò)散，也就是推進(jìn)源漏/溝道結(jié)至柵兩端并與柵重合，激活摻雜離子，這樣就完成TFT器件及三維SOC系統(tǒng)的制作。圖4為圖3中TFT的俯視示意圖。除此之外，所述鍺硅化合物還可以為非晶硅、多晶硅、硅鍺化合物或者鍺或其組合等半導(dǎo)體材料。在另一實(shí)施例中，如圖10所示的，也可以在淀積用于形成溝道區(qū)215的第一鍺硅化合物層212之后，對(duì)柵導(dǎo)電層211兩側(cè)的第一鍺硅化合物層212進(jìn)行離子注入，摻雜P離子，形成源電極315S和漏電極315D，然后在450攝氏度以下低溫退火，激活摻雜離子。從而得到注入方式形成源漏電極的底柵TFT。進(jìn)一步的還可以在源電極315S和漏電極315D表
面形成金屬插塞。在另一實(shí)施例中，如圖11所示的，也可以在淀積用于形成溝道區(qū)215的第一鍺硅化合物層212之后，不在溝道區(qū)215表面利用CVD方法形成保護(hù)層，直接淀積第二鍺硅化合物層，然后刻蝕去除柵極表面的第二鍺硅化合物層，形成源電極215S和漏電極215D，然后在450攝氏度以下低溫退火，激活摻雜離子。從而形成無(wú)溝道保護(hù)的擴(kuò)散形成源漏電極的底柵TFT。進(jìn)一步的還可以在源電極215S和漏電極215D表面形成金屬插塞。這種方法的優(yōu)點(diǎn)是工藝過(guò)程比較簡(jiǎn)單，省略了淀積保護(hù)層和刻蝕保護(hù)層的步驟，但是由于沒有保護(hù)層的保護(hù)，在刻蝕形成源電極和漏電極的過(guò)程必須兩步執(zhí)行，先刻蝕第二鍺硅化合物層，然后制作掩膜層后再刻蝕第一鍺硅化合物層，盡管這樣，在刻蝕第二鍺硅化合物層的過(guò)程中可能會(huì)造成溝道區(qū)的損傷。在另一實(shí)施例中，也可以利用非平面工藝制作TFT，參考圖12，先在第二介電層上淀積多晶硅層或者金屬層，然后刻蝕多晶硅層或者金屬層形成柵導(dǎo)電層211 ；接著在柵導(dǎo)電層211上淀積柵介質(zhì)層213，所述柵介質(zhì)層213覆蓋柵導(dǎo)電層211和第二介電層；接著刻蝕去除第二介電層上的柵介質(zhì)層213 (柵導(dǎo)電層211和柵介質(zhì)層213構(gòu)成柵極)；淀積鍺硅化合物層，形成溝道區(qū)215、以及和柵極邊緣重疊的源電極215S和漏電極215D。這樣在柵極的側(cè)壁上也會(huì)形成柵介質(zhì)層213和源電極215S、漏電極215D，從而使得源電極215S和漏電極215D與柵極的交疊電容增加。半導(dǎo)體材料層的低溫淀積技術(shù)及其摻雜后的低溫激活技術(shù)在本發(fā)明當(dāng)中至關(guān)重要。目前，鍺、鍺硅的低溫淀積技術(shù)主要應(yīng)用在MEMS技術(shù)領(lǐng)域，能夠利用業(yè)界熟知的CVD(化學(xué)氣象淀積)技術(shù)在半導(dǎo)體、介質(zhì)或者金屬上實(shí)現(xiàn)鍺、鍺硅非晶或者多晶的淀積。其淀積溫度小于450攝氏度，能夠?qū)崿F(xiàn)與CMOS工藝的完全兼容。鍺、鍺硅的摻雜激活，包括硼、磷、砷等也可以通過(guò)小于450攝氏度低溫退火實(shí)現(xiàn)。本領(lǐng)域技術(shù)人員熟知的，由于器件之間絕緣隔離的需要，在相鄰層的器件層之間都需要利用介電層進(jìn)行隔離，因此對(duì)于介電層的形成以及結(jié)構(gòu)都不做過(guò)多說(shuō)明。例如半導(dǎo)體器件層和互連金屬層之間利用第一介電層隔離，互連金屬層和TFT之間利用第二介電層隔離，所述介電層通常選自SiO2或者摻雜的SiO2，例如USG(Und0ped silicon glass,沒有摻雜的硅玻璃)、BPSG(Borophosphosilicate glass,摻雜硼磷的硅玻璃)、 BSG(borosilicate glass，摻雜硼的硅玻璃)、PSG(Phosphosilitcate Glass，摻雜磷的硅玻璃)或FSG等介電材料，所述介電材料用于實(shí)現(xiàn)器件、金屬連線間的絕緣隔離，進(jìn)一步采用低介電常數(shù)(K)材料能夠減少寄生電容，提高系統(tǒng)性能。所述介電層可以采用化學(xué)氣相淀積(CVD)形成，包括常壓化學(xué)氣相淀積(APCVD)、低壓化學(xué)氣相淀積(LPCVD)、等離子體輔助化學(xué)氣相淀積等。本領(lǐng)域技術(shù)人員熟知的，為了器件之間導(dǎo)通的需要在相鄰層的器件層之間都需要利用金屬插塞和金屬線進(jìn)行導(dǎo)通，因此對(duì)于金屬插塞和金屬線的形成以及結(jié)構(gòu)也都不做過(guò)多說(shuō)明。所述半導(dǎo)體器件層、互連金屬層以及多層的TFT通過(guò)金屬插塞/金屬線構(gòu)成S0C。本發(fā)明克服了現(xiàn)有CMOS集成電路技術(shù)當(dāng)中只能在單晶硅襯底表面構(gòu)造有源電學(xué)器件以及不能在CMOS后端互連金屬制程中構(gòu)造有源器件的限制。利用現(xiàn)有成熟的Si/ GeSi/Ge低溫(例如小于450攝氏度，低于集成電路后端溫度的最高限制)沉積技術(shù)，及Si/ GeSi/Ge低溫?fù)诫s激活的特性，實(shí)現(xiàn)了 Si/GeSi/Ge TFT與CMOS工藝，特別是與CMOS后端互連金屬工藝的完全兼容。本發(fā)明克服了現(xiàn)有二維SOC技術(shù)當(dāng)中必須利用先進(jìn)的光刻制程同時(shí)實(shí)現(xiàn)最小尺寸及大尺寸的缺點(diǎn)?？梢詫⒆钚〕叽缙骷c大尺寸器件分別制作在硅功能層和非/多晶 Si/SiGe/Ge TFT功能層(即TFT)。這樣先進(jìn)的光刻制程只需要實(shí)現(xiàn)最小尺寸結(jié)構(gòu)的制作， 提高了先進(jìn)光刻制程的利用率，同時(shí)能夠有效地降低成本，提高良率。在一個(gè)實(shí)施例中參考圖3，經(jīng)過(guò)上述實(shí)施例的制造方法形成的應(yīng)用于SOC的TFT， 如圖3所示，其位于半導(dǎo)體結(jié)構(gòu)上，所述半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底101，基于所述半導(dǎo)體襯底101形成的半導(dǎo)體器件層103，所述半導(dǎo)體器件層103上具有第一介電層105a，位于第一介電層10 上的互連金屬層106。所述TFT通過(guò)所述互連金屬層106與所述半導(dǎo)體器件層108導(dǎo)電相連。基于所述半導(dǎo)體材料形成的底柵TFT 108具體包括位于所述互連金屬層上的第一介電層10 內(nèi)的柵導(dǎo)電層211，位于柵導(dǎo)電層211表面的柵介質(zhì)層213，柵介質(zhì)層213和柵導(dǎo)電層211構(gòu)成柵極，還包括位于柵介質(zhì)層213表面對(duì)應(yīng)于柵導(dǎo)電層211的位置的溝道區(qū)215，位于溝道區(qū)215兩側(cè)的柵介質(zhì)層213表面，并且覆蓋部分溝道區(qū)215的源電極215S 和漏電極215D，其中所述溝道區(qū)215源電極215S和漏電極215D為半導(dǎo)體材料。優(yōu)選的，在所述TFT上還包括MEMS器件層。在另一個(gè)實(shí)施例中，參考圖13以頂柵TFT208為注入形成源漏的頂柵TFT為例進(jìn)行說(shuō)明。首先，執(zhí)行步驟S10，和前一實(shí)施例相同，不再贅述。接著，執(zhí)行步驟S20，參考圖13，具體針對(duì)與前述實(shí)施例不同點(diǎn)進(jìn)行說(shuō)明。在本實(shí)施例中，形成TFT 208的步驟包括第一步在第二介電層10 上形成第一鍺硅化合物層412，其包括溝道區(qū)415。在本實(shí)施例中，由于鍺難于在襯底表面成核，因此優(yōu)選的，在淀積鍺非晶/多晶之前，先在第二介電層10 表面淀積5-100埃的非晶/多晶硅材料的緩沖層414，該緩沖層 414的淀積溫度小于450攝氏度。然后在緩沖層414上利用CVD的方法形成第一鍺硅化合物層412，例如CVD的溫度小于450攝氏度，可以采用350攝氏度，所述第一鍺硅化合物層 412可以為N型或者P型，例如為P型，可以在CVD的同時(shí)摻雜P型離子，例如硼離子，也可以在形成CVD之后采用離子注入的方式摻雜P離子，其中第一鍺硅化合物層412的中間位置即為溝道區(qū)415，在本實(shí)施例中形成的溝道區(qū)415中硼離子的濃度為le17/Cm3-lel9/Cm3， 第一鍺硅化合物層的厚度為IOnm-I μ m。第二步在溝道區(qū)415表面形成柵介質(zhì)層413，柵介質(zhì)層413可以為二氧化硅、氮氧化硅、氮化硅、鉿基氧化物介質(zhì)、三氧化二鋁、或者其他高k介質(zhì)材料。其實(shí)施方法可以是 CVD、PVD或者ALD、PECVD (Atom Layer D印osition，原子層淀積)。本實(shí)施例中，采用PECVD 的方法形成一層20埃至1500埃的柵介質(zhì)層413。然后淀積、刻蝕金屬或非晶、多晶鍺硅、 硅，形成柵極411。第三步在柵極兩側(cè)位置的柵介質(zhì)層413表面，形成摻雜高濃度的N型離子或者P 型離子的第二鍺硅化合物層。在本實(shí)施例中，優(yōu)選的，在形成第二鍺硅化合物層之前先在柵極及柵介質(zhì)層413 表面形成一層保護(hù)層416，然后再刻蝕去除所述柵介質(zhì)層412上的保護(hù)層416，所述保護(hù)層 416覆蓋柵極的上表面和側(cè)壁，其可以用于在后續(xù)刻蝕的過(guò)程中保護(hù)柵極，以及保護(hù)柵極不受兩側(cè)的高摻雜鍺硅化合物中離子擴(kuò)散的影響。
具體的，可以利用CVD的方法在第一鍺硅化合物層412和保護(hù)層416表面形成第二鍺硅化合物層，例如可以在350攝氏度以下CVD的方法淀積第二硅鍺化合物，同時(shí)原位摻雜N型離子，例如磷離子，磷離子濃度可以為kl9/Cm3-5e22/Cm3。也可以在CVD第二硅鍺化合物之后采用離子注入的方式摻雜N離子，之后采用刻蝕的方法去除柵極頂部的第二鍺硅化合物層(其中保護(hù)層416可以保護(hù)柵極)，從而第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層構(gòu)成源電極415S和漏電極415D。然后在450攝氏度以下低溫退火，激活摻雜離子使第二鍺硅化合物層內(nèi)的摻雜離子向第一鍺硅化合物層內(nèi)擴(kuò)散，且摻雜離子在源電極415S 和漏電極415D內(nèi)分布更均勻。進(jìn)一步的還可以在源電極415S和漏電極415D上形成金屬插塞221d。在另一實(shí)施例中，參考圖14也可以在淀積用于形成溝道區(qū)415的第一鍺硅化合物層412之后，對(duì)溝道區(qū)415兩側(cè)的第一鍺硅化合物層412進(jìn)行離子注入，摻雜P離子，形成源電極515S和漏電極515D，然后形成覆蓋第一鍺硅化合物層412的柵介質(zhì)層，在溝道區(qū)415 對(duì)應(yīng)的柵介質(zhì)層413表面形成柵導(dǎo)電層411，從而得到注入方式形成源漏電極的頂柵TFT。本領(lǐng)域技術(shù)人員熟知的，由于器件之間絕緣隔離的需要，在相鄰層的器件層之間都需要利用介電層進(jìn)行隔離，因此對(duì)于介電層的形成以及結(jié)構(gòu)都不做過(guò)多說(shuō)明。本領(lǐng)域技術(shù)人員熟知的，為了器件之間導(dǎo)通的需要在相鄰層的器件層之間都需要利用金屬插塞和金屬線進(jìn)行導(dǎo)通，因此對(duì)于金屬插塞和金屬線的形成以及結(jié)構(gòu)也都不做過(guò)多說(shuō)明。繼續(xù)參考圖13，在一個(gè)優(yōu)選的實(shí)施中，還可以進(jìn)一步的在TFT 208上，形成MEMS 器件層221。所述MEMS器件層221由金屬層221a，介電層221b，以及非晶/多晶硅(或鍺硅、鍺)在介電層221b表面通過(guò)犧牲層(光刻膠、SiGe/Ge、非晶碳)技術(shù)在介電層221b形成的空腔內(nèi)形成的各種MEMS結(jié)構(gòu)221c (包括各種傳感器，執(zhí)行器及無(wú)源電學(xué)器件)構(gòu)成。 MEMS器件層221構(gòu)成MEMS功能層，該MEMS功能層與所述TFT208之間通過(guò)介電層絕緣，并且通過(guò)穿透介電層的金屬插塞221d與金屬連線223與介電層下方的TFT 208導(dǎo)通，以實(shí)現(xiàn)集成電路系統(tǒng)與外界環(huán)境之間的相互交流。將集成電路當(dāng)中的電學(xué)信號(hào)轉(zhuǎn)化為外界環(huán)境當(dāng)中的聲、光、電或機(jī)械信號(hào)；反之亦然。該MEMS功能層可以由一個(gè)或多個(gè)單一功能的MEMS 結(jié)構(gòu)組成，也可以是多個(gè)不同功能的MEMS結(jié)構(gòu)組成的多個(gè)探測(cè)器或者執(zhí)行器系統(tǒng)。MEMS器件層221可以為本領(lǐng)域技術(shù)人員所熟知的結(jié)構(gòu)，可以利用本領(lǐng)域技術(shù)人員所熟知的方法形成。上述半導(dǎo)體器件層103、TFT 208、MEMS器件層221通過(guò)導(dǎo)電插塞或者互連金屬線進(jìn)行互連構(gòu)成SOC。在一個(gè)實(shí)施例中參考圖13，經(jīng)過(guò)上述實(shí)施例的應(yīng)用于SOC的TFT的制造方法形成的TFT如圖10所示，包括位于半導(dǎo)體結(jié)構(gòu)上的基于半導(dǎo)體材料形成的TFT 208，所述半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底101，基于所述半導(dǎo)體襯底101形成的半導(dǎo)體器件層103，所述半導(dǎo)體器件層103上具有第一介電層105a，位于第一介電層105上的互連金屬層106。所述TFT 位于所述互連金屬層106上，通過(guò)所述互連金屬層106與所述半導(dǎo)體器件層103導(dǎo)電相連?；谒霭雽?dǎo)體材料形成的TFT 308具體包括位于第一介電層10 上的溝道區(qū) 415，位于溝道區(qū)415兩側(cè)的第一介電層10 上且覆蓋部分溝道區(qū)415的源電極415S和漏電極415D，位于溝道區(qū)415表面的柵介質(zhì)層413，位于柵介質(zhì)層413表面的柵導(dǎo)電層411，柵介質(zhì)層413和柵導(dǎo)電層411構(gòu)成柵極，其中所述溝道區(qū)415源電極415S和漏電極415D為半導(dǎo)體材料。優(yōu)選的，在所述TFT上還包括MEMS器件層。本發(fā)明通過(guò)在基于半導(dǎo)體襯底形成的半導(dǎo)體器件層上再基于所述半導(dǎo)體材料再形成TFT，這樣使得所述半導(dǎo)體器件層和TFT不是分布在同一半導(dǎo)體襯底層，而是形成了多層的三維結(jié)構(gòu)，克服了現(xiàn)有二維技術(shù)當(dāng)中必須將各種器件構(gòu)建于單一半導(dǎo)體表面的限制， 而且利用低溫的Si/GeSi/Ge TFT制造技術(shù)，例如采用350攝氏度及以下形成硅鍺化合物， 實(shí)現(xiàn)了多層集成電路，多種器件的三維堆疊，極大地提高了集成電路系統(tǒng)的功能，減小了芯片的面積，降低了單位功能的功耗及成本。進(jìn)一步的，本發(fā)明克服了通過(guò)TSVCThrough Silicon Via)實(shí)現(xiàn)多片集成電路三維堆疊現(xiàn)有技術(shù)當(dāng)中必須引入De印RIE(Reactive Ion Etch)這種CMOS非標(biāo)準(zhǔn)設(shè)備與TSV這種非標(biāo)準(zhǔn)制程的限制。與TSV制程相比，本發(fā)明不需要引入任何非CMOS標(biāo)準(zhǔn)設(shè)備與制程， 實(shí)現(xiàn)了多層，多功能有源器件的三維堆疊。極大地提高了系統(tǒng)的性能。另外，本發(fā)明還克服了現(xiàn)有與CMOS完全兼容的MEMS器件、制程技術(shù)中MEMS驅(qū)動(dòng)電壓難于提高的缺點(diǎn)。可以根據(jù)需要選取最優(yōu)的電壓驅(qū)動(dòng)值?，F(xiàn)有先進(jìn)的CMOS工藝平臺(tái)由于受到芯片面積的限制，難于依據(jù)實(shí)際需要采用合適的電壓驅(qū)動(dòng)值，往往在需要電壓與芯片面積之間折衷，采用折衷值的電壓驅(qū)動(dòng)值而不是最優(yōu)值。本發(fā)明可以將不同電壓，不同用途的器件構(gòu)建在不同功能層上，在選取MEMS驅(qū)動(dòng)電壓時(shí)，避免了芯片面積的限制，能夠依據(jù)實(shí)際需要選用驅(qū)動(dòng)電壓的最優(yōu)值。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管，其特征在于，所述薄膜晶體管位于半導(dǎo)體結(jié)構(gòu)上，所述半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上的至少一層局部/全局互連金屬層，所述薄膜晶體管包括基于半導(dǎo)體材料在所述互連金屬層上形成的柵極、源電極和漏電極。
2.根據(jù)權(quán)利要求1所述的應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管，其特征在于，所述薄膜晶體管為頂柵薄膜晶體管或底柵薄膜晶體管。
3.根據(jù)權(quán)利要求2所述的應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管，其特征在于，所述底柵薄膜晶體管的柵極包括位于所述互連金屬層上的柵導(dǎo)電層和位于柵導(dǎo)電層表面的柵介質(zhì)層；所述底柵薄膜晶體管還包括位于柵介質(zhì)層表面對(duì)應(yīng)于柵導(dǎo)電層位置的溝道區(qū)；所述底柵薄膜晶體管的源電極和漏電極位于所述溝道區(qū)兩側(cè)。
4.根據(jù)權(quán)利要求3所述的應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管，其特征在于，所述底柵薄膜晶體管還包括位于溝道區(qū)上的保護(hù)層。
5.根據(jù)權(quán)利要求2所述的應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管，其特征在于，所述頂柵薄膜晶體管還包括位于所述互連金屬層上的溝道區(qū)；所述頂柵薄膜晶體管的源電極和漏電極位于溝道區(qū)兩側(cè)；所述頂柵薄膜晶體管的柵極包括位于所述溝道區(qū)表面的柵介質(zhì)層和位于所述柵介質(zhì)層表面的柵導(dǎo)電層。
6.根據(jù)權(quán)利要求5所述的應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管，其特征在于，所述互連金屬層和所述頂柵薄膜晶體管之間具有介電層，所述介電層和所述頂柵薄膜晶體管之間具有緩沖層，所述緩沖層的材料為非晶硅或多晶硅材料。
7.根據(jù)權(quán)利要求1所述的應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管，其特征在于，所述半導(dǎo)體材料為非晶硅、多晶硅、硅鍺化合物、鍺和其組合中的任意一種。
8.一種應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管制造方法，包括提供半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上的至少一層局部/全局互連金屬層，其特征在于，還包括步驟基于半導(dǎo)體材料在所述互連金屬層上層形成薄膜晶體管。
9.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，所述薄膜晶體管的形成步驟包括在互連金屬層表面形成介電層；在所述介電層內(nèi)形成柵導(dǎo)電層；在柵導(dǎo)電層表面及介電層表面形成柵介質(zhì)層；在柵介質(zhì)層表面形成第一鍺硅化合物層，柵導(dǎo)電層對(duì)應(yīng)的第一鍺硅化合物層即為溝道區(qū)；在溝道區(qū)表面形成保護(hù)層；在除溝道區(qū)外的第一鍺硅化合物層表面形成第二鍺硅化合物層，第二鍺硅化合物層的摻雜離子類型和第一鍺硅化合物層的摻雜離子類型相反；對(duì)具有第二鍺硅化合物層的半導(dǎo)體結(jié)構(gòu)進(jìn)行退火，使得第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層的離子濃度趨于一致，即第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層構(gòu)成源電極和漏電極。
10.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，所述薄膜晶體管的形成步驟包括 在互連金屬層表面形成介電層；在所述介電層內(nèi)形成柵導(dǎo)電層； 在柵導(dǎo)電層表面及介電層表面形成柵介質(zhì)層；在柵介質(zhì)層表面形成第一鍺硅化合物層，柵導(dǎo)電層對(duì)應(yīng)的第一鍺硅化合物層即為溝道區(qū)；在除溝道區(qū)外的第一鍺硅化合物層表面形成第二鍺硅化合物層，第二鍺硅化合物層的摻雜離子類型和第一鍺硅化合物層的摻雜離子類型相反；對(duì)具有第二鍺硅化合物層的半導(dǎo)體結(jié)構(gòu)進(jìn)行退火，使得第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層的離子濃度接近，即第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層構(gòu)成源電極和漏電極。
11.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，所述薄膜晶體管的形成步驟包括 在互連金屬層表面形成介電層；在所述介電層內(nèi)形成柵導(dǎo)電層； 在柵導(dǎo)電層表面及介電層表面形成柵介質(zhì)層；在柵介質(zhì)層表面形成第一鍺硅化合物層，柵導(dǎo)電層對(duì)應(yīng)的第一鍺硅化合物層即為溝道區(qū)；對(duì)除溝道區(qū)外的第一鍺硅化合物進(jìn)行離子注入，形成源電極和漏電極。
12.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，所述薄膜晶體管的形成步驟包括 在互連金屬層表面形成介電層；在所述介電層表面形成第一鍺硅化合物層，其包括溝道區(qū)；在第一鍺硅化合物層表面形成柵介質(zhì)層，在溝道區(qū)對(duì)應(yīng)的柵介質(zhì)層表面形成柵導(dǎo)電層；在柵導(dǎo)電層兩側(cè)的第一鍺硅化合物層表面形成第二鍺硅化合物層； 對(duì)具有第二鍺硅化合物層的半導(dǎo)體結(jié)構(gòu)進(jìn)行退火，使得第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層的離子濃度趨于一致，即第二鍺硅化合物層和其覆蓋的第一鍺硅化合物層構(gòu)成源電極和漏電極。
13.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，所述薄膜晶體管的形成步驟包括 在互連金屬層表面形成介電層；在所述介電層表面形成第一鍺硅化合物層，其包括溝道區(qū)； 對(duì)溝道區(qū)兩側(cè)的第一鍺硅化合物層進(jìn)行離子注入，形成源電極和漏電極； 在溝道區(qū)表面形成柵介質(zhì)層； 在柵介質(zhì)層表面形成柵導(dǎo)電層。
14.根據(jù)權(quán)利要求12或13的制造方法，其特征在于，在形成第一鍺硅化合物層之前還包括利用化學(xué)氣相沉積方法在所述介電層表面形成緩沖層，所述緩沖層的材料為非晶硅或多晶硅材料，所述化學(xué)氣相沉積的溫度小于450攝氏度。
15.根據(jù)權(quán)利要求9至13任意一項(xiàng)所述的制造方法，其特征在于，所述退火的溫度小于 450攝氏度，用于激活摻雜離子。
16.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，所述半導(dǎo)體材料的形成工藝為化學(xué)氣相沉積、物理氣相沉積或原子層淀積，溫度小于450攝氏度。
全文摘要
本發(fā)明提供了一種應(yīng)用于三維片上集成系統(tǒng)的薄膜晶體管及其制造方法，所述薄膜晶體管位于半導(dǎo)體結(jié)構(gòu)上，所述半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的半導(dǎo)體器件層，位于所述半導(dǎo)體器件層上的至少一層局部/全局互連金屬層，所述薄膜晶體管包括基于半導(dǎo)體材料在所述互連金屬層上形成的柵極、源電極和漏電極，從而可以降低SOC的成本，增強(qiáng)SOC的功能。
文檔編號(hào)H01L21/60GK102487087SQ201010568989
公開日2012年6月6日 申請(qǐng)日期2010年12月1日 優(yōu)先權(quán)日2010年12月1日
發(fā)明者唐德明, 王志瑋 申請(qǐng)人:上海麗恒光微電子科技有限公司