專利名稱：Soc架構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種三維S0C(SyStem on chip，片上集成系統(tǒng))架構(gòu)及其制造方法。
背景技術(shù)：
隨著信息技術(shù)及半導(dǎo)體技術(shù)的迅猛發(fā)展及廣泛應(yīng)用，集成電路技術(shù)自發(fā)明以來(lái)， 一直朝著提高器件系統(tǒng)性能，降低單位功能成本的方向發(fā)展。正如摩爾定律所述，集成電路芯片的大小每1. 5年增加2倍，同時(shí)單個(gè)基本器件的面積減小到原來(lái)的1/2。集成電路的基本器件可以分為有源器件與無(wú)源器件。有源器件主要有MOS (金屬-氧化物-半導(dǎo)體)器件、雙極器件及最基本的二極管，無(wú)源器件主要有電阻、電容及電感。利用這些基本器件，可以組合構(gòu)成高壓驅(qū)動(dòng)電路、存儲(chǔ)器、傳感器、模擬/數(shù)字轉(zhuǎn)換電路、射頻電路等等各種功能電路。現(xiàn)在工業(yè)界有一個(gè)非常明顯的趨勢(shì)要將多個(gè)由不同器件構(gòu)成的不同功能電路集成在同一芯片上，SOC架構(gòu)就是該技術(shù)的集中體現(xiàn)。目前，SOC主要是在同一半導(dǎo)體襯底表面制造各種不同功能、不同尺寸的器件，以實(shí)現(xiàn)多功能系統(tǒng)的二維集成。但是，不同的器件對(duì)于制程的精度、成本要求不同。以MOS 器件為例隨著半導(dǎo)體技術(shù)的不斷進(jìn)步，高速數(shù)字邏輯器件的柵極尺寸不斷縮小(0.5μπι，
0. 35 μ m, 0. 25 μ m，0. 18 μ m，0. 13 μ m, 90nm, 65nm, 45nm, 32nm, 28mm......)，但是基于可靠
性和功耗的考慮，器件的工作電壓也在不斷地減小，經(jīng)歷了 5V、3. 3V、1. 8V、1. 2V的改變。但是外圍接口電路及高壓驅(qū)動(dòng)電路中的器件必須能夠承受高壓以便于與外界交換信息。在電壓確定的情況下，器件的柵極尺寸不能隨著產(chǎn)品的升級(jí)換代不斷減少。這就導(dǎo)致了在SOC 同一平面上必須采用兩種尺寸相差很大的結(jié)構(gòu)。眾所周知，在半導(dǎo)體制程當(dāng)中，高精度光刻的設(shè)備及工藝成本一直在全部成本中占最大的比例。如果將高壓器件和高速邏輯器件的柵極制造在同一平面、在同一步驟中完成，高精度光刻設(shè)備就不能得到有效的應(yīng)用，而且現(xiàn)有先進(jìn)的CMOS工藝平臺(tái)由于受到芯片面積的限制，難于依據(jù)實(shí)際需要采用合適的電壓驅(qū)動(dòng)值，因?yàn)楦叩碾妷候?qū)動(dòng)值往往需要較大的芯片面積，因此往往在需要電壓與芯片面積之間進(jìn)行折衷考慮，然而，采用折衷值的電壓驅(qū)動(dòng)值往往不是最優(yōu)值，這樣無(wú)法優(yōu)化芯片性能。將不同功能的器件集成在同一芯片上會(huì)帶來(lái)另一個(gè)問題，那就是芯片面積過(guò)大， 為了縮小芯片面積，目前出現(xiàn)了 SIP(system in package)和3D(dimension) IC(Integrated Circuit)技術(shù)。前者是利用系統(tǒng)級(jí)封裝技術(shù)將多個(gè)單一不同功能的芯片封裝在同一管殼當(dāng)中，這一技術(shù)的難點(diǎn)在于封裝技術(shù)的復(fù)雜性及由于寄生效應(yīng)帶來(lái)的性能衰減；后者是利用 TSV (Through Silicon Via，硅貫通過(guò)孔)將多片減薄(20 100 μ m)后的IC疊加，互連起來(lái)以實(shí)現(xiàn)更加強(qiáng)大的功能和更高的密度。然而，在TSV(Thr0ugh Silicon Via)實(shí)現(xiàn)多片集成電路三維堆疊的現(xiàn)有技術(shù)當(dāng)中必須引入De印RIE(Reactive Ion Etch)制程，這種制程與標(biāo)準(zhǔn)CMOS工藝不相兼容。所謂多片IC既可以是相同的芯片，也可以是不同的芯片。與 SIP相比，3D IC的性能有所提高，但是對(duì)襯底減薄存在很大的挑戰(zhàn)，主要由于實(shí)際工藝無(wú)法減薄至10 μ m以下的尺寸，這就限制了系統(tǒng)性能的進(jìn)一步提高。
由以上的介紹可以得知，集成電路或者集成電路系統(tǒng)一直追求降低成本，減少功耗、增強(qiáng)功能、提高密度。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種三維SOC架構(gòu)及其制造方法，從而可以降低SOC的成本，增強(qiáng)SOC的功能?！NSOC架構(gòu)，包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的第一半導(dǎo)體器件層， 覆蓋所述第一半導(dǎo)體器件層的第一介電層、及位于第一介電層上的第一互連層，還包括基于半導(dǎo)體材料形成的至少一層第二半導(dǎo)體器件層，位于所述第一互連層上，通過(guò)所述第一互連層與所述第一半導(dǎo)體器件層電連接?？蛇x的，所述半導(dǎo)體襯底的材料為單晶硅、硅鍺化合物、鍺或其組合中的任意一種?？蛇x的，所述半導(dǎo)體材料為非晶硅、多晶硅、非晶或者多晶的硅鍺化合物、非晶或者多晶鍺或其組合中的任意一種。 可選的，所述第一半導(dǎo)體器件層內(nèi)的半導(dǎo)體器件結(jié)構(gòu)為邏輯集成電路或者存儲(chǔ)陣列?？蛇x的，在所述第二半導(dǎo)體器件層上還包括MEMS器件層。可選的，在所述第二半導(dǎo)體器件層上包括多層半導(dǎo)體器件層；在第二半導(dǎo)體器件層上還包括單層或多層半導(dǎo)體器件層。一種上述的SOC架構(gòu)的制造方法，包括形成第一功能結(jié)構(gòu)，所述第一功能結(jié)構(gòu)包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的第一半導(dǎo)體器件層、覆蓋所述第一半導(dǎo)體器件層的第一介電層、及位于第一介電層上的第一互連層，還包括步驟基于半導(dǎo)體材料在所述第一互連層上形成至少一層的第二半導(dǎo)體器件層?？蛇x的，所述半導(dǎo)體襯底的材料為單晶硅、硅鍺化合物、鍺或其組合中的任意一種?？蛇x的，所述半導(dǎo)體材料為非晶硅、多晶硅、非晶或者多晶的硅鍺化合物或者非晶或者多晶的鍺或其組合中的任意一種?？蛇x的，形成半導(dǎo)體材料的形成工藝為化學(xué)氣相淀積或者物理氣相淀積。可選的，所述第一半導(dǎo)體器件層內(nèi)的半導(dǎo)體器件結(jié)構(gòu)為邏輯集成電路或者存儲(chǔ)陣列?？蛇x的，還包括在第二半導(dǎo)體器件層上形成MEMS器件層的步驟。與現(xiàn)有技術(shù)相比，本發(fā)明主要具有以下優(yōu)點(diǎn)本發(fā)明克服了現(xiàn)有技術(shù)中在半導(dǎo)體襯底上構(gòu)建單一的半導(dǎo)體器件層(尤其是有源器件的半導(dǎo)體器件層)的技術(shù)缺陷，通過(guò)在半導(dǎo)體襯底上形成的第一半導(dǎo)體器件層上利用淀積技術(shù)在第一半導(dǎo)體器件層上再形成第二半導(dǎo)體器件層，這樣使得所述第一半導(dǎo)體器件層和第二半導(dǎo)體器件層分布在不同的半導(dǎo)體器件層，無(wú)需均布局在單一的半導(dǎo)體襯底上，實(shí)現(xiàn)了多層的三維結(jié)構(gòu)，從而降低了 SOC的成本、增強(qiáng)了其功能。


通過(guò)附圖中所示的本發(fā)明的優(yōu)選實(shí)施例的更具體說(shuō)明，本發(fā)明的上述及其它目的、特征和優(yōu)勢(shì)將更加清晰。在全部附圖中相同的附圖標(biāo)記指示相同的部分。并未刻意按實(shí)際尺寸等比例縮放繪制附圖，重點(diǎn)在于示出本發(fā)明的主旨。圖1是本發(fā)明的SOC架構(gòu)制造方法的流程圖；圖2是本發(fā)明一實(shí)施例的SOC架構(gòu)的示意圖。
具體實(shí)施例方式由背景技術(shù)可知，集成電路或者集成電路系統(tǒng)一直追求降低成本、減少功耗、增強(qiáng)功能、提高密度。因此，現(xiàn)有技術(shù)出現(xiàn)了由二維的CMOS技術(shù)向三維集成電路堆疊系統(tǒng)發(fā)展的技術(shù)，本發(fā)明作了進(jìn)一步改進(jìn)，實(shí)現(xiàn)了單片式三維集成電路堆疊、以及在單一襯底上實(shí)現(xiàn)三維集成電路與MEMS器件的集成，最大限度地降低了成本、增強(qiáng)了系統(tǒng)功能。本發(fā)明的發(fā)明人經(jīng)過(guò)大量的實(shí)驗(yàn)研究，發(fā)明了一種SOC架構(gòu)及其制造方法，從而克服了現(xiàn)有技術(shù)中利用半導(dǎo)體襯底上形成單一的半導(dǎo)體器件層(尤其是有源器件的半導(dǎo)體器件層)的技術(shù)缺陷，通過(guò)在半導(dǎo)體襯底上形成的第一半導(dǎo)體器件層上利用沉積技術(shù)在第一半導(dǎo)體器件層上再形成第二半導(dǎo)體器件層，這樣使得所述第一半導(dǎo)體器件層和第二半導(dǎo)體器件層分布在不同的半導(dǎo)體器件層，實(shí)現(xiàn)了多層的三維結(jié)構(gòu)，從而降低了 SOC的成本、 增強(qiáng)了其功能。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)現(xiàn)方式做詳細(xì)的說(shuō)明。本發(fā)明利用示意圖進(jìn)行詳細(xì)描述，在詳述本發(fā)明實(shí)施例時(shí)， 為便于說(shuō)明，表示器件結(jié)構(gòu)的剖面圖會(huì)不依一般比例作局部放大，而且所述示意圖只是實(shí)例，其在此不應(yīng)限制本發(fā)明保護(hù)的范圍。此外，在實(shí)際制作中應(yīng)包含長(zhǎng)度、寬度及深度的三維空間尺寸。圖1是本發(fā)明的SOC架構(gòu)制造方法的流程圖，如圖1所示，本發(fā)明的SOC架構(gòu)制造方法包括下列步驟S10,形成第一功能結(jié)構(gòu)，所述第一功能結(jié)構(gòu)包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的第一半導(dǎo)體器件層，覆蓋所述第一半導(dǎo)體器件層的第一介電層，及位于第一介電層上的第一互連層；S20，基于半導(dǎo)體材料在所述第一互連層上形成至少一層的第二半導(dǎo)體器件層。圖2是本發(fā)明一實(shí)施例的SOC架構(gòu)的示意圖，下面結(jié)合圖1至圖2對(duì)本實(shí)施例的 SOC架構(gòu)的制造方法進(jìn)行說(shuō)明。在本實(shí)施例中，以第二半導(dǎo)體器件層108為底柵薄膜晶體管 (TFT, thin-film-transistor)為例進(jìn)行說(shuō)明。首先，執(zhí)行步驟S10，參考圖2，形成第一功能結(jié)構(gòu)，所述第一功能結(jié)構(gòu)包括半導(dǎo)體襯底101、第一半導(dǎo)體器件層103和第一介電層105，位于第一介電層105上的第一互連層 106。在本實(shí)施例中，所述半導(dǎo)體襯底101也可以是單晶硅、鍺或硅鍺化合物或其組合中的任意一種。所述第一半導(dǎo)體器件層103為構(gòu)成集成電路系統(tǒng)的重要的器件功能層，所述第一半導(dǎo)體器件層103內(nèi)包括若干半導(dǎo)體器件結(jié)構(gòu)。優(yōu)選地，所述第一半導(dǎo)體器件層103內(nèi)的半導(dǎo)體器件結(jié)構(gòu)包括基于單晶硅襯底表
5面制造的高速邏輯集成電路或者高密度存儲(chǔ)陣列。在本實(shí)施例中，具體地，所述第一半導(dǎo)體器件層103基于半導(dǎo)體襯底101形成的， 所述第一半導(dǎo)體器件層103具體可以包括如下半導(dǎo)體器件結(jié)構(gòu)比如NMOS晶體管、PMOS晶體管或者CMOS元件、二極管、SRAM、DRAM、可編程存儲(chǔ)器件。圖2中所述第一半導(dǎo)體器件層 103僅圖示了 NMOS晶體管和PMOS晶體管，所述PMOS晶體管和NMOS晶體管的柵極103G包括位于半導(dǎo)體襯底101上的氧化硅層和多晶硅層、位于柵極103G兩側(cè)的半導(dǎo)體襯底101內(nèi)的源電極103S和漏電極103D，所述源電極103S和漏電極103D通過(guò)摻雜形成，并且，所述 PMOS晶體管的源電極103S、漏電極103D和溝道區(qū)所在的半導(dǎo)體襯底101中還可以具有N 阱 104。所述第一半導(dǎo)體器件層103上還形成有第一介電層105，所述第一介電層105通常選自SiO2或者摻雜的SiO2，例如USG(Undoped silicon glass，沒有摻雜的硅玻璃)、 BPSG(Borophosphosilicate glass，摻雜硼磷的硅玻璃)、BSG(borosilicate glass，摻雜硼的硅玻璃)、PSG(Wi0Sph0Silitcate Glass，摻雜磷的硅玻璃)或FSG等介電材料，所述第一介電層105用于實(shí)現(xiàn)半導(dǎo)體器件結(jié)構(gòu)和第一互連線間的絕緣隔離，所述第一介電層105 的介電材料還可以進(jìn)一步采用低介電常數(shù)(K)材料，以便減少寄生電容，提高系統(tǒng)性能。所述第一介電層105可以采用化學(xué)氣相淀積(CVD)形成，包括常壓化學(xué)氣相淀積(APCVD)JS 壓化學(xué)氣相淀積(LPCVD)、等離子體輔助化學(xué)氣相淀積等。所述第一介電層105可以為一層或者多層，本領(lǐng)域技術(shù)人員可以根據(jù)實(shí)際情況進(jìn)行調(diào)整。所述第一介電層105上還形成有第一互連層106，用于將第一半導(dǎo)體器件層103中的半導(dǎo)體器件結(jié)構(gòu)的電極引出以及與其它結(jié)構(gòu)互連，因此，所述第一介電層105內(nèi)還形成有各類導(dǎo)電通孔，用于第一互連層106與第一半導(dǎo)體器件層103之間的電連接，比如第一介電層105內(nèi)形成的導(dǎo)電通孔將第一半導(dǎo)體器件層103的源電極103S和漏電極103D、柵極 103G的多晶硅層引出。同樣，所述第一互連層106可以包括一層或者多層，每層內(nèi)均包括不同的互連線，所述互連線要采用導(dǎo)電材料，比如可以采用摻雜的多晶硅或者金屬，不同互連層之間或者不同互連線之間要采用絕緣材料進(jìn)行電學(xué)隔離，對(duì)第一半導(dǎo)體器件層內(nèi)的半導(dǎo)體器件結(jié)構(gòu)進(jìn)行布線為本領(lǐng)域技術(shù)人員所公知，在此不再詳述。接著，執(zhí)行步驟S20，繼續(xù)參考圖2，在第一功能結(jié)構(gòu)上形成第二功能結(jié)構(gòu)，所述第二功能結(jié)構(gòu)包括第二半導(dǎo)體器件層108，所述第一互連層106與第二半導(dǎo)體器件層108之間采用介電材料進(jìn)行絕緣隔離，即所述第一功能結(jié)構(gòu)和第二功能結(jié)構(gòu)之間電學(xué)絕緣。在本實(shí)施例中，所述第二半導(dǎo)體器件層103也是構(gòu)成集成電路系統(tǒng)的重要的器件功能層，所述第二半導(dǎo)體器件層108內(nèi)形成有若干半導(dǎo)體器件結(jié)構(gòu)，所述半導(dǎo)體器件結(jié)構(gòu)通常為低密度、高電壓的半導(dǎo)體器件，比如可以為由多層非晶/多晶硅(或鍺硅，鍺)構(gòu)成的半導(dǎo)體薄膜器件。所述第二半導(dǎo)體器件層108可以是一層或者是多層，每一層的第二半導(dǎo)體器件層 108構(gòu)成一個(gè)子功能層；各子功能層之內(nèi)可以是單一類型器件，也可以是各種類型器件的混合；各子功能層的器件種類可以包括但不限于Si/SiGe/Ge TFT(Thin Film Transistor, 包括頂柵TFT及底柵TFT)、高壓Si/SiGe/Ge TFT、基于Si/SiGe/Ge TFT的存儲(chǔ)器陣列、基于Si/SiGe/Ge TFT的閃存陣列、基于Si/SiGe/Ge TFT的可編程存儲(chǔ)器陣列、基于Si/SiGe/ Ge TFT的無(wú)源器件(包括但不限于電阻，電容，電感).......各子功能層之間通過(guò)介電材料進(jìn)行隔離并且根據(jù)需要通過(guò)金屬插塞或者互連線電學(xué)相連，同時(shí)根據(jù)需要還可以與第一功能結(jié)構(gòu)之間通過(guò)金屬插塞/互連線電學(xué)相連，以實(shí)現(xiàn)預(yù)設(shè)的功能。所述第二半導(dǎo)體器件層108之上還可以具有第二互連層223，所述第二互連層223 可能不單單用于將第二半導(dǎo)體器件層108內(nèi)的半導(dǎo)體器件進(jìn)行引出或者互連，還包括用于將第一半導(dǎo)體器件層103內(nèi)的半導(dǎo)體器件進(jìn)行引出或者互連、所述第二互連層內(nèi)還可能形成有I^d (襯墊)，因此所述第二互連層可以為全局互連層。關(guān)于第二互連層223技術(shù)請(qǐng)參照第一互連層的相關(guān)描述。所述第二互連層223和第二半導(dǎo)體器件層108之間通過(guò)第二介電層107進(jìn)行電學(xué)隔離，所述第二介電層107內(nèi)形成有金屬插塞用于將第二互連層223內(nèi)的互連線與第二半導(dǎo)體器件層108內(nèi)的半導(dǎo)體器件對(duì)應(yīng)相電連接。具體地，在形成第二半導(dǎo)體器件層108的步驟之前包括先在第一互連層106上形成介電層，然后再根據(jù)需要在介電層中形成金屬插塞，例如如圖2中所示，可以在介電層內(nèi)對(duì)著第一半導(dǎo)體器件層103的PMOS和NMOS晶體管的漏極位置形成金屬插塞106a，用于將第一半導(dǎo)體器件層103的PMOS和NMOS晶體管的漏極103D進(jìn)行引出。然后，可以利用 CVD (化學(xué)氣相淀積)或PVD (物理氣相淀積)的方法在金屬插塞106a以及介電層上沉積半導(dǎo)體材料，以形成所述第二半導(dǎo)體器件層108內(nèi)的半導(dǎo)體器件結(jié)構(gòu)，所述半導(dǎo)體材料可以為非晶硅、多晶硅、非晶或者多晶的硅鍺化合物或者非晶或者多晶的鍺或其組合中的任意一種。所述鍺硅化合物可以為SiGe。下面以第二半導(dǎo)體器件層108內(nèi)的半導(dǎo)體器件結(jié)構(gòu)為底柵TFT為例加以說(shuō)明其形成方法在金屬插塞106a上形成柵導(dǎo)電層211，例如形成金屬材料或者多晶硅材料的柵導(dǎo)電層211。具體的，所述柵導(dǎo)電層211可以采用化學(xué)氣相淀積形成，包括常壓化學(xué)氣相淀積 (APCVD)、低壓化學(xué)氣相淀積(LPCVD)、等離子體輔助化學(xué)氣相淀積等。本領(lǐng)域技術(shù)人員可以根據(jù)制造工藝以及器件應(yīng)用需要來(lái)確定柵導(dǎo)電層211所需的厚度。然后在柵導(dǎo)電層211和介電層上形成柵氧層213，柵氧層213可以為二氧化硅、氮氧化硅、氮化硅、鉿基氧化物介質(zhì)、三氧化二鋁、或者其他高k介質(zhì)材料。其實(shí)施方法可以是 CVD, PVD或者ALD (Atom Layer Deposition,原子層淀積)，需要根據(jù)材料進(jìn)行選擇形成方法。由于利用PECVD淀積氮氧化硅制作MlM(Metal-Insulator-Metal)電容是業(yè)界的通用方案。本實(shí)施例中的柵氧層213可以采用相同的方法形成，同時(shí)也可以采用射頻等離子體反應(yīng)濺射的方法淀積三氧化二鋁形成柵氧層213。后者可以利用射頻反應(yīng)離子濺射設(shè)備，利用以下制程參數(shù)實(shí)現(xiàn)射頻功率450瓦，射頻頻率18. 7kHz，一氧化二氮流量400sCCm，壓強(qiáng) 200mTorr，襯底溫度380C，85min淀積500埃，在柵導(dǎo)電層211上形成一層20埃至1500埃的柵氧層213。所述柵氧層213和柵導(dǎo)電層211構(gòu)成柵極。在柵導(dǎo)電層211對(duì)應(yīng)的柵氧層213上形成溝道區(qū)215，所述溝道區(qū)215的形成方法為首先，在柵氧層213上利用CVD的方法淀積半導(dǎo)體材料，例如CVD的溫度介于200至 500攝氏度之間，可以采用350攝氏度，沉積的半導(dǎo)體材料為硅鍺化合物，所述半導(dǎo)體材料可以為N型或者P型，例如若為η型的TFT，所述溝道區(qū)215應(yīng)為P型，可以在沉積的同時(shí)摻雜P型離子，例如硼離子，也可以在形成沉積之后采用離子注入的方式摻雜P型離子，形成溝道區(qū)215，在本實(shí)施例中形成的溝道區(qū)215中硼離子的濃度為lel7/cm3 lel9/cm3，溝道區(qū)215的厚度為IOnm 1 μ m。
然后再對(duì)應(yīng)柵導(dǎo)電層211兩側(cè)位置的柵氧層213及部分溝道區(qū)215上，形成摻雜高濃度的N型離子或者P型離子的源電極215S和漏電極215D，作為一個(gè)實(shí)施例，若TFT為 η型，所述源電極215S和漏電極215D的摻雜離子應(yīng)為η型，比如可以為磷離子，摻雜磷離子濃度為kl9/cm3 k22/cm3。形成所述源電極215S和漏電極215D具體包括在350攝氏度以下CVD的方法淀積硅鍺化合物，同時(shí)原位摻雜磷離子，也可以在淀積硅鍺化合物之后采用離子注入的方式摻雜磷離子，從而形成源電極215S和漏電極215D。然后，要形成第二介電層，然后在第二介電層上形成第二互連層，本實(shí)施例中，在 TFT的源電極215S和漏電極215D位置分別形成一條互連線，同時(shí)在第二介電層內(nèi)形成了導(dǎo)電的插塞用于將第二互連層的互連線和TFT的源電極215S和漏電極215D電連接。在圖2中只示意出了單層的第二半導(dǎo)體器件層，實(shí)際上在圖2所示的第二半導(dǎo)體器件層內(nèi)還可以包括更多的第二半導(dǎo)體器件層。每一個(gè)第二半導(dǎo)體器件層構(gòu)成一個(gè)子功能層，可以用于實(shí)現(xiàn)不同的功能。在第二半導(dǎo)體器件層上還可以包括單層或多層半導(dǎo)體器件層。例如可以包括位于第二半導(dǎo)體器件層上的第三半導(dǎo)體器件層，位于第三半導(dǎo)體器件層上的第四半導(dǎo)體器件層......，其層數(shù)由具體需要決定。同樣，在圖2中第二半導(dǎo)體器件層108內(nèi)的半導(dǎo)體器件結(jié)構(gòu)僅示意出了一個(gè)TFT， 實(shí)際上第二半導(dǎo)體器件層108內(nèi)可以包括多個(gè)半導(dǎo)體器件結(jié)構(gòu)，比如可以為TFT或者高壓 Si/SiGe/Ge TFT、基于Si/SiGe/Ge TFT的存儲(chǔ)器陣列、基于Si/SiGe/Ge TFT的閃存陣列、 基于Si/SiGe/Ge TFT的可編程存儲(chǔ)器陣列、基于Si/SiGe/Ge TFT的無(wú)源器件(包括但不限于電阻，電容，電感)，除此之外，所述第二半導(dǎo)體器件層還可以為PD (Photo-Diode，光電
二極管)、31^11、01^11、可編程存儲(chǔ)器件.......請(qǐng)注意，第二半導(dǎo)體器件層108內(nèi)的不同的
半導(dǎo)體器件之間可以通過(guò)介電材料進(jìn)行電學(xué)隔離，同時(shí)，也可以根據(jù)需要將不同半導(dǎo)體器件結(jié)構(gòu)進(jìn)行電連接。所述第一半導(dǎo)體器件層、第一互連層、第二半導(dǎo)體器件層以及第二互連層通過(guò)金屬插塞或者金屬線互連，構(gòu)成能夠?qū)崿F(xiàn)預(yù)定功能的系統(tǒng)級(jí)芯片(SOC)架構(gòu)。下面再以第二半導(dǎo)體器件層108內(nèi)的半導(dǎo)體器件結(jié)構(gòu)為光電二極管(PD)為例加以說(shuō)明形成第二功能結(jié)構(gòu)的方法，形成所述PD具體包括首先在第一互連層上利用CVD的方法形成介電層，然后在介電層上利用CVD的方法淀積P型半導(dǎo)體材料，作為PD的P型層， 例如CVD的溫度為350攝氏度，CVD的材料為SiGe，在化學(xué)氣相淀積P型半導(dǎo)體材料的同時(shí)摻雜P型離子，例如硼離子。然后，繼續(xù)利用CVD的方法在P型層上淀積N型半導(dǎo)體材料， 作為PD的N型層，N型半導(dǎo)體材料層的材料為硅鍺化合物，例如SiGe，淀積硅鍺化合物層之后，可以利用離子注入的方式向其中摻雜N型離子，例如磷離子或砷離子，具體的離子注入的方法是本領(lǐng)域技術(shù)人員熟知的，因此不再贅述。本發(fā)明克服了現(xiàn)有CMOS集成電路技術(shù)當(dāng)中只能在單晶硅襯底表面構(gòu)造有源電學(xué)器件以及不能在CMOS后端金屬互連制程中構(gòu)造有源器件的限制。利用現(xiàn)有成熟的Si/ GeSi/Ge低溫(低于集成電路后端溫度的最高限制)沉積技術(shù)，及Si/GeSi/Ge低溫?fù)诫s激活的特性，實(shí)現(xiàn)了 Si/GeSi/Ge TFT器件結(jié)構(gòu)與CMOS工藝，特別是與CMOS后端金屬互連工藝的完全兼容。本發(fā)明克服了現(xiàn)有二維SOC技術(shù)當(dāng)中必須利用先進(jìn)的光刻制程同時(shí)實(shí)現(xiàn)最小尺寸及大尺寸的缺點(diǎn)?？梢詫⑿〕叽缙骷c大尺寸器件分別制作在第一功能結(jié)構(gòu)和第二功能結(jié)構(gòu)中，所述第一功能結(jié)構(gòu)采用硅作為襯底，第二功能結(jié)構(gòu)采用非晶或者多晶的Si或者鍺硅或者鍺作為基礎(chǔ)的半導(dǎo)體材料形成半導(dǎo)體器件結(jié)構(gòu)。這樣只需要在制造小尺寸的第一功能結(jié)構(gòu)中的半導(dǎo)體器件的制作中使用先進(jìn)的光刻制程，提高了先進(jìn)光刻制程的利用率，同時(shí)能夠有效地降低成本，提高良率。繼續(xù)參考圖2，在一個(gè)優(yōu)選的實(shí)施中，還可以進(jìn)一步的在第二半導(dǎo)體器件層108上形成MEMS器件層221。所述MEMS器件層221包括介電層221b形成的空腔，以及由非晶或者多晶硅、非晶或者多晶鍺硅、非晶或者多晶鍺、金屬及合金在介電層221b形成的空腔內(nèi)形成的各種MEMS結(jié)構(gòu)221c (包括各種傳感器，執(zhí)行器及無(wú)源電學(xué)器件)構(gòu)成，形成空腔形狀的介電層221b可以通過(guò)犧牲層(光刻膠，SiGe/Ge，非晶碳)技術(shù)行成。MEMS器件層221構(gòu)成MEMS功能層，該MEMS功能層與所述第二功能結(jié)構(gòu)之間通過(guò)介電材料絕緣，并且通過(guò)第二互連層與第二半導(dǎo)體器件層108對(duì)應(yīng)電連接，以實(shí)現(xiàn)集成電路系統(tǒng)與外界環(huán)境之間的信號(hào)的相互交流。所述MEMS功能層將集成電路當(dāng)中的電學(xué)信號(hào)可以轉(zhuǎn)化為聲、光、電或機(jī)械信號(hào)，反之，所述MEMS功能層也可以將外界環(huán)境中的聲、光、電或機(jī)械信號(hào)傳輸至下面的第一功能結(jié)構(gòu)或者第二功能結(jié)構(gòu)中進(jìn)行處理。所述MEMS功能層可以由一個(gè)或多個(gè)單一功能的MEMS結(jié)構(gòu)組成，也可以是多個(gè)不同功能的MEMS結(jié)構(gòu)組成的多個(gè)探測(cè)器或者執(zhí)行器系統(tǒng)。MEMS器件層221可以為本領(lǐng)域技術(shù)人員所熟知的結(jié)構(gòu)，可以利用本領(lǐng)域技術(shù)人員所熟知的方法形成。上述第一半導(dǎo)體器件層103、第二半導(dǎo)體器件層108、MEMS器件層221通過(guò)第一互連層、第二互連層進(jìn)行互連構(gòu)成了 SOC架構(gòu)。在一個(gè)實(shí)施例中，參考圖2，經(jīng)過(guò)上述實(shí)施例的SOC架構(gòu)的制造方法形成的SOC架構(gòu)如圖2所示，包括半導(dǎo)體襯底101，利用所述半導(dǎo)體襯底101形成的第一半導(dǎo)體器件層 103，所述第一半導(dǎo)體器件層103上具有第一介電層105，位于第一介電層105上的第一互連層106。所述SOC架構(gòu)還包括，利用半導(dǎo)體材料形成的至少一層第二半導(dǎo)體器件層108，其位于所述第一互連層106上，通過(guò)所述第一互連層106與所述第一半導(dǎo)體器件層108內(nèi)的半導(dǎo)體器件結(jié)構(gòu)對(duì)應(yīng)導(dǎo)電相連。利用所述半導(dǎo)體材料形成的第二半導(dǎo)體器件層108具體包括位于介電層105上的柵導(dǎo)電層211，位于柵導(dǎo)電層211上的柵氧層213，柵氧層213和柵導(dǎo)電層211構(gòu)成柵極， 還包括位于柵氧層213上對(duì)應(yīng)于柵導(dǎo)電層211的位置的溝道區(qū)215，位于溝道區(qū)215兩側(cè)的柵氧層213上，并且覆蓋部分溝道區(qū)215的源電極215S和漏電極215D，其中所述溝道區(qū) 215源電極215S和漏電極215D為半導(dǎo)體材料。優(yōu)選的，在所述第二半導(dǎo)體器件層上還包括MEMS器件層。本發(fā)明通過(guò)在利用半導(dǎo)體襯底形成的第一半導(dǎo)體器件層上再利用所述半導(dǎo)體材料再形成第二半導(dǎo)體器件層，這樣使得所述第一半導(dǎo)體器件層和第二半導(dǎo)體器件層分布在不同一半導(dǎo)體器件層內(nèi)，而是形成了多個(gè)功能層的三維結(jié)構(gòu)，克服了現(xiàn)有標(biāo)準(zhǔn)CMOS工藝的平面的二維技術(shù)當(dāng)中必須將各種器件構(gòu)建于單一半導(dǎo)體襯底表面的限制，而且利用低溫的 Si/GeSi/Ge TFT制造技術(shù)，例如采用350攝氏度及以下形成硅鍺化合物，實(shí)現(xiàn)了多層集成電路、多種器件的三維堆疊，極大地提高了集成電路系統(tǒng)的功能，減小了芯片的面積，降低了單位功能的功耗及成本。進(jìn)一步的，本發(fā)明克服了通過(guò)TSVCThrough Silicon Via)實(shí)現(xiàn)多片集成電路三維堆疊現(xiàn)有技術(shù)當(dāng)中必須引入De印RIE(Reactive Ion Etch)這種CMOS非標(biāo)準(zhǔn)設(shè)備與TSV這種非標(biāo)準(zhǔn)制程的限制。與TSV制程相比，本發(fā)明不需要引入任何非CMOS標(biāo)準(zhǔn)設(shè)備與制程， 實(shí)現(xiàn)了多層、多功能有源器件的三維堆疊，極大地提高了系統(tǒng)的性能。另外，本發(fā)明還克服了現(xiàn)有與CMOS完全兼容的MEMS器件、制程技術(shù)中MEMS驅(qū)動(dòng)電壓難于提高的缺點(diǎn)?？梢愿鶕?jù)需要選取最優(yōu)的電壓驅(qū)動(dòng)值。現(xiàn)有先進(jìn)的CMOS工藝平臺(tái)由于受到芯片面積的限制，難于依據(jù)實(shí)際需要采用合適的電壓驅(qū)動(dòng)值，往往在需要電壓與芯片面積之間折衷，采用折衷值的電壓驅(qū)動(dòng)值而不是最優(yōu)值。本發(fā)明可以將不同電壓，不同用途的器件構(gòu)建在不同功能層上，在選取MEMS驅(qū)動(dòng)電壓時(shí)，避免了芯片面積的限制，能夠依據(jù)實(shí)際需要選用驅(qū)動(dòng)電壓的最優(yōu)值。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種SOC架構(gòu)，包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的第一半導(dǎo)體器件層，覆蓋所述第一半導(dǎo)體器件層的第一介電層、及位于第一介電層上的第一互連層，其特征在于， 還包括基于半導(dǎo)體材料形成的至少一層第二半導(dǎo)體器件層，位于所述第一互連層上，通過(guò)所述第一互連層與所述第一半導(dǎo)體器件層電連接。
2.根據(jù)權(quán)利要求1所述的SOC架構(gòu)，其特征在于，所述半導(dǎo)體襯底的材料為單晶硅、硅鍺化合物、鍺或其組合中的任意一種。
3.根據(jù)權(quán)利要求1所述的SOC架構(gòu)，其特征在于，所述半導(dǎo)體材料為非晶硅、多晶硅、非晶或者多晶的硅鍺化合物、非晶或者多晶鍺或其組合中的任意一種。
4.根據(jù)權(quán)利要求1所述的SOC架構(gòu)，其特征在于，所述第一半導(dǎo)體器件層內(nèi)的半導(dǎo)體器件結(jié)構(gòu)為邏輯集成電路或者存儲(chǔ)陣列。
5.根據(jù)權(quán)利要求1所述的SOC架構(gòu)，其特征在于，在所述第二半導(dǎo)體器件層上還包括 MEMS器件層。
6.根據(jù)權(quán)利要求1所述的SOC架構(gòu)，其特征在于，在所述第二半導(dǎo)體器件層上包括多層半導(dǎo)體器件層；在第二半導(dǎo)體器件層上還包括單層或多層半導(dǎo)體器件層。
7.—種權(quán)利要求1所述的SOC架構(gòu)的制造方法，包括形成第一功能結(jié)構(gòu)，所述第一功能結(jié)構(gòu)包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的第一半導(dǎo)體器件層、覆蓋所述第一半導(dǎo)體器件層的第一介電層、及位于第一介電層上的第一互連層，其特征在于，還包括步驟基于半導(dǎo)體材料在所述第一互連層上形成至少一層的第二半導(dǎo)體器件層。
8.根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述半導(dǎo)體襯底的材料為單晶硅、硅鍺化合物、鍺或其組合中的任意一種。
9.根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述半導(dǎo)體材料為非晶硅、多晶硅、 非晶或者多晶的硅鍺化合物或者非晶或者多晶的鍺或其組合中的任意一種。
10.根據(jù)權(quán)利要求7所述的制造方法，其特征在于，形成半導(dǎo)體材料的形成工藝為化學(xué)氣相淀積或者物理氣相淀積。
11.根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述第一半導(dǎo)體器件層內(nèi)的半導(dǎo)體器件結(jié)構(gòu)為邏輯集成電路或者存儲(chǔ)陣列。
12.根據(jù)權(quán)利要求7所述的制造方法，其特征在于，還包括在第二半導(dǎo)體器件層上形成 MEMS器件層的步驟。
全文摘要
本發(fā)明提供了一種SOC架構(gòu)及其制造方法，包括半導(dǎo)體襯底，基于所述半導(dǎo)體襯底形成的第一半導(dǎo)體器件層，覆蓋所述第一半導(dǎo)體器件層的第一介電層、及位于第一介電層上的第一互連層，還包括基于半導(dǎo)體材料形成的至少一層第二半導(dǎo)體器件層，位于所述第一互連層上，通過(guò)所述第一互連層與所述第一半導(dǎo)體器件層電連接，從而可以降低SOC的成本，增強(qiáng)SOC的功能。
文檔編號(hào)H01L21/60GK102487065SQ20101056900
公開日2012年6月6日 申請(qǐng)日期2010年12月1日 優(yōu)先權(quán)日2010年12月1日
發(fā)明者唐德明, 毛劍宏, 王志瑋 申請(qǐng)人:上海麗恒光微電子科技有限公司