專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種可有效減小RC延遲并因此提高器件性能的新型半導(dǎo)體器件結(jié)構(gòu)及其制造方法。
背景技術(shù)：
IC集成度不斷增大需要器件尺寸持續(xù)按比例縮小，然而電器工作電壓有時維持不變，使得實(shí)際MOS器件內(nèi)電場強(qiáng)度不斷增大。高電場帶來一系列可靠性問題，使得器件性能退化。例如柵氧化層不斷減薄時，電場強(qiáng)度過大會引起氧化層擊穿，形成柵極氧化層漏電，破壞柵介電層的絕緣性。為了減小柵極泄漏，采用高k柵介電材料來替代SiOJt為柵極介電層。但是，高k柵介電材料與多晶硅柵極工藝不兼容，因此柵極常采用金屬材料制成。MOSFET源漏區(qū)之間的寄生串聯(lián)電阻會使得等效工作電壓下降。為了減小接觸電阻率以及源漏串聯(lián)電阻，深亞微米小尺寸MOSFET常采用硅化物自對準(zhǔn)結(jié)構(gòu)(Salicide)來配合LDD工藝，例如對于TiSi2的filicide工藝，接觸電阻率甚至可降低至10_9 Ω /cm2以下。此外，電場強(qiáng)度增大還可能產(chǎn)生能量顯著高于平衡時平均動能的熱電子，引起器件閾值漂移、跨導(dǎo)退化，造成器件中非正常電流。尺寸縮小后的MOSFET具有短溝道效應(yīng)，進(jìn)一步加劇了熱電子效應(yīng)。常用輕摻雜漏(LDD)結(jié)構(gòu)來降低溝道中最大電場強(qiáng)度，從而抑制熱電子效應(yīng)?？紤]了以上問題的一種典型的小尺寸MOSFET結(jié)構(gòu)，公開在美國專利申請US 2007/0141798 A中。如附圖1所示，襯底的ρ阱10中(或是在襯底中淺溝槽隔離(STI)之間)形成有源漏區(qū)11，源漏區(qū)之間的溝道區(qū)12上方形成有高k柵介電柵極13和金屬柵極 14構(gòu)成的柵極結(jié)構(gòu)，柵極結(jié)構(gòu)周圍形成有隔離側(cè)墻15，整個結(jié)構(gòu)上覆蓋有層間介質(zhì)層16， 在層間介質(zhì)層16中對應(yīng)于源漏區(qū)11位置刻蝕形成接觸孔，沉積并退火形成鎳硅化物17， 在鎳硅化物17上沉積金屬的接觸部18。這種器件結(jié)構(gòu)中，接觸孔和隔離側(cè)墻之間有一定間距，也即鎳硅化物17和隔離側(cè)墻15之間有一定距離，并且源漏區(qū)11延伸超過隔離側(cè)墻 15，也即隔離側(cè)墻15乃至柵極結(jié)構(gòu)13/14下方至少具有部分延伸的源漏區(qū)11，或者如附圖 1中虛線所示為LDD結(jié)構(gòu)。由于接觸孔和隔離側(cè)墻之間存在一定間距，在該間距中未形成能降低寄生串聯(lián)電阻的金屬硅化物，并且在隔離側(cè)墻下也沒有金屬硅化物，因此在這些區(qū)域內(nèi)會存在很大的寄生電阻。由于溝道電阻隨著器件尺寸的變小會逐漸變小，該寄生電阻在整個MOSFET等效電路的總電阻中所占比重越來越大。同時，由于金屬柵極和源漏之間存在隔離側(cè)墻，也會帶來寄生電容。MOSFET結(jié)構(gòu)中這些寄生的電阻電容會使得器件的RC延遲時間增大，降低器件開關(guān)速度，大大影響性能。因此，降低寄生電阻和柵極與源漏之間的寄生電容是減小RC延遲的關(guān)鍵。一種傳統(tǒng)的解決方法是盡可能地對源漏重?fù)诫s，以減小電阻率從而減小寄生電阻。但是，由于固溶度極限以及抑制短溝道效應(yīng)所需的淺摻雜結(jié)構(gòu)，提高源漏摻雜濃度變得不再實(shí)際。同時，柵極和源漏之間的電容雖然也可以通過減小隔離側(cè)墻厚度大幅減小甚至于消除，但是當(dāng)前的^liCide工藝需要隔離側(cè)墻作為掩模形成金屬硅化物，隔離側(cè)墻必須具有相當(dāng)?shù)暮穸?，故寄生電容的減小是有局限的。因此，傳統(tǒng)的MOSFET由于隔離側(cè)墻較厚且與接觸孔之間的間距過大而使得寄生電阻、電容很大，從而導(dǎo)致極大的RC延遲，器件性能大幅下降。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于減小源漏串聯(lián)電阻以及柵極和源漏之間的寄生電容，從而有效降低RC延遲。本發(fā)明提供了一種半導(dǎo)體器件，包括襯底；柵極堆疊結(jié)構(gòu)，位于襯底上；隔離側(cè)墻，位于柵極堆疊結(jié)構(gòu)周圍；源漏區(qū)，位于隔離側(cè)墻的兩側(cè)且嵌入襯底中；外延生長的金屬硅化物，位于源漏區(qū)上；其特征在于外延生長的金屬硅化物直接與隔離側(cè)墻下的溝道區(qū)接觸。其中，源漏區(qū)為輕摻雜源漏結(jié)構(gòu)。減薄的或細(xì)長的隔離側(cè)墻的厚度為1至20nm。 外延生長的金屬硅化物的厚度為1至15nm，外延生長的金屬硅化物的材質(zhì)是NiSi2_y、 NihPtxSi2_y、CoSi2_y或NihCoxSi2I，其中χ均大于0小于1，y均大于等于0小于1。還包括層間介質(zhì)層與金屬接觸結(jié)構(gòu)，層間介質(zhì)層位于外延生長的金屬硅化物上以及隔離側(cè)墻周圍，金屬接觸結(jié)構(gòu)位于層間介質(zhì)層中且與外延生長的金屬硅化物電連接，金屬接觸結(jié)構(gòu)包括接觸溝槽埋層以及填充金屬層。本發(fā)明還提供了一種半導(dǎo)體器件的制造方法，包括在襯底上的虛擬柵極兩側(cè)形成減薄或細(xì)長的第一隔離側(cè)墻；在減薄或細(xì)長的第一隔離側(cè)墻兩側(cè)形成第二犧牲隔離側(cè)墻；在第一隔離側(cè)墻和第二犧牲隔離側(cè)墻兩側(cè)形成源漏區(qū)；去除第二犧牲隔離側(cè)墻；在源漏區(qū)上形成外延生長的金屬硅化物，外延生長的金屬硅化物直接與第一隔離側(cè)墻下的溝道區(qū)接觸；去除所述虛擬柵極；形成柵極堆疊結(jié)構(gòu)。其中，第一隔離側(cè)墻的厚度為1至20nm。虛擬柵極為多晶硅、非晶硅或者氧化硅以及這些材料的組合，第一隔離側(cè)墻為氮化硅，第二犧牲隔離側(cè)墻為二氧化硅、鍺或鍺化硅以及這些材質(zhì)的組合。通過濕法刻蝕去除第二犧牲隔離側(cè)墻，濕法刻蝕的刻蝕液僅刻蝕第二犧牲隔離側(cè)墻而不刻蝕虛擬柵極、第一隔離側(cè)墻以及硅襯底。形成外延生長的金屬硅化物的步驟包括，在襯底、源漏區(qū)、虛擬柵極以及第一隔離側(cè)墻上沉積金屬薄層，進(jìn)行第一退火形成外延生長的金屬硅化物并剝除未反應(yīng)的金屬薄層，第一退火溫度為500到850°C。金屬薄層的材質(zhì)包括鈷、鎳、鎳鉬合金、鎳鈷合金或者鎳鉬鈷三元合金，其厚度小于等于5nm。得到的外延生長的金屬硅化物材質(zhì)是NiSi2_y、 NihPtxSi2^CoSi2I或Ni^C0xSi2I，其中χ均大于0小于l，y均大于等于0小于1，厚度為 1 至 15nm。
其中，通過離子注入形成輕摻雜源漏結(jié)構(gòu)的源漏區(qū)。形成柵極堆疊結(jié)構(gòu)的步驟包括，沉積高k柵介電材料層，進(jìn)行第二退火，所述第二退火溫度為600到850°C，再沉積柵極金屬層。還包括，去除虛擬柵極之前在外延生長的金屬硅化物上形成層間介質(zhì)層，以及形成柵極堆疊結(jié)構(gòu)之后形成金屬接觸，其中，層間介質(zhì)層位于外延生長的金屬硅化物上以及第一隔離側(cè)墻周圍，金屬接觸結(jié)構(gòu)位于層間介質(zhì)層中且與外延生長的金屬硅化物電連接。 金屬接觸結(jié)構(gòu)包括接觸溝槽埋層以及填充金屬層。接觸溝槽埋層的材質(zhì)包括TiN、Ti、TaN 或Ta中的任一種或組合，填充金屬層的材質(zhì)包括W、Cu、TiAl或Al中的任一種或組合。其中，使用四甲基氫氧化銨或者氫氟酸等來濕法刻蝕去除虛擬柵極。依照本發(fā)明制造的新型M0SFET，柵極堆疊結(jié)構(gòu)周圍僅有極薄的隔離側(cè)墻，因而大大減小了柵極與源漏之間的寄生電容，并且外延生長的超薄金屬硅化物與柵極控制下的溝道區(qū)緊密接觸，因此減小了寄生電阻，減小的寄生電阻電容大大降低了 RC延遲，使得 MOSFET器件開關(guān)性能得到大幅提升。此外，由于合理選擇金屬薄層的材質(zhì)厚度以及第一退火溫度，使得生成的外延生長的超薄金屬硅化物具有良好的熱穩(wěn)定性，能夠經(jīng)受為了提高高k柵材料性能進(jìn)行的高溫第二退火，進(jìn)一步提升了器件的性能。本發(fā)明所述目的，以及在此未列出的其他目的，在本申請獨(dú)立權(quán)利要求的范圍內(nèi)得以滿足。本發(fā)明的實(shí)施例限定在獨(dú)立權(quán)利要求中，具體特征限定在其從屬權(quán)利要求中。


以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中圖1顯示了現(xiàn)有技術(shù)的小尺寸MOSFET的剖面示意圖；以及圖2至10顯示了依照本發(fā)明的減薄了隔離側(cè)墻的MOSFET的制作方法的各步驟的剖面示意圖；以及圖11顯示了依照本發(fā)明的減薄了隔離側(cè)墻的MOSFET的剖面示意圖。
具體實(shí)施例方式以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了可有效減小RC延遲的新型半導(dǎo)體器件結(jié)構(gòu)及其制造方法。需要指出的是， 類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)的空間、次序或?qū)蛹夑P(guān)系。首先，形成帶有減薄的第一側(cè)墻的基礎(chǔ)結(jié)構(gòu)。如圖2所示為基礎(chǔ)結(jié)構(gòu)的剖面示意圖。在具有淺溝槽隔離(STI) 101的襯底100上沉積墊氧化層102，其中襯底100可以是體硅、絕緣體上硅(SOI)或者是其他化合物半導(dǎo)體襯底，例如GaAs、SiGe、SiC等等，以及這些物質(zhì)的組合；墊氧化層102例如是氧化硅，特別是二氧化硅(SiO2)。在墊氧化層102上沉積虛擬柵極層103，虛擬柵極層103的材質(zhì)可為多晶硅(poly Si)、非晶硅(α-Si)甚至是氧化物例如是氧化硅特別是二氧化硅，也可以是這些物質(zhì)組合的疊層或混合物。在虛擬柵極層103上沉積蓋層104，其材質(zhì)通常是氮化物，例如氮化硅(SiN)，用于稍后刻蝕的掩模層。 采用常用的光刻掩?？涛g工藝形成由墊氧化層102、虛擬柵極層103以及蓋層104重疊構(gòu)成的虛擬柵極堆疊結(jié)構(gòu)。隨后沉積一層第一絕緣隔離層，采用常用的刻蝕工藝在虛擬柵極堆疊結(jié)構(gòu)兩側(cè)形成減薄的第一隔離側(cè)墻105，所謂減薄是相對于傳統(tǒng)的柵極隔離側(cè)墻以及稍后要形成的第二犧牲隔離側(cè)墻而言，第一隔離側(cè)墻的厚度比這兩者都要小。減薄的第一隔離側(cè)墻105厚度為1至20nm，其材質(zhì)可為氮化物例如氮化硅(SiN)，也可為氧化物，例如摻有C或H的SiGeO。當(dāng)?shù)谝唤^緣隔離層材質(zhì)為摻有C或H的SiGeO時，采用熱磷酸來刻蝕形成第一隔離側(cè)墻105。其次，形成帶有第二犧牲隔離側(cè)墻的LDD結(jié)構(gòu)。如圖3所示，利用第一隔離側(cè)墻105 以及虛擬柵極堆疊結(jié)構(gòu)作為掩模，進(jìn)行第一離子注入，在襯底100中第一隔離側(cè)墻105兩側(cè)形成摻雜濃度較低的源漏區(qū)。在整個結(jié)構(gòu)上沉積額外的第二犧牲絕緣隔離層，該第二犧牲絕緣隔離層的材質(zhì)可以是二氧化硅(SiO2)、鍺(Ge)或鍺化硅(SiGe)以及這些材質(zhì)的組合， 其中優(yōu)選為Si02。此外，特別地，第二犧牲側(cè)墻可以采用含Si、Ge和0的薄膜，優(yōu)選地?fù)接?C、H、N之一或組合，這種材料的犧牲側(cè)墻可以在較傳統(tǒng)氮化物的側(cè)墻短的時間內(nèi)被熱磷酸刻蝕且難被硫酸/過氧化氫混合液侵蝕，從而不會使得后續(xù)工藝中形成的金屬硅化物因?yàn)殚L時間刻蝕而也被部分地侵蝕，從而進(jìn)一步消除了可能的電阻增大的問題。采用常用工藝刻蝕該第二犧牲絕緣隔離層，在第一隔離側(cè)墻105的兩側(cè)(外側(cè))形成第二犧牲隔離側(cè)墻 106。第二犧牲隔離側(cè)墻106的厚度可以大于減薄的第一隔離側(cè)墻105，但其高度可以小于第一隔離側(cè)墻105，如圖3所示，第一隔離側(cè)墻105與通常的較厚的第二犧牲隔離側(cè)墻106 相比顯得細(xì)長，因此也可以將減薄的第一隔離側(cè)墻105稱為細(xì)長隔離側(cè)墻。利用第二犧牲隔離側(cè)墻106作為掩模進(jìn)行第二犧牲離子注入，在襯底100中第二犧牲隔離側(cè)墻106的兩側(cè)形成摻雜濃度較高的源漏區(qū)。退火以激活摻雜離子，最終形成LDD結(jié)構(gòu)的源漏區(qū)107，其中，第一隔離側(cè)墻和第二犧牲隔離側(cè)墻下方的源漏區(qū)107中摻雜濃度較低，而第二犧牲隔離側(cè)墻106外側(cè)的源漏區(qū)107中摻雜濃度較高。再次，去除第二犧牲隔離側(cè)墻。如圖4所示，采用濕法刻蝕第二犧牲隔離側(cè)墻106， 留下第一隔離側(cè)墻105以及虛擬柵極堆疊結(jié)構(gòu)。濕法刻蝕的刻蝕液可以是任何能刻蝕第二犧牲隔離側(cè)墻106但是不會刻蝕第一隔離側(cè)墻105或者襯底100的化學(xué)試劑。例如當(dāng)?shù)谝桓綦x側(cè)墻105為氮化硅且第二犧牲隔離側(cè)墻106為二氧化硅時，濕法刻蝕的刻蝕液可以為氫氟酸(HF)或氫氧化鉀(KOH)，HF刻蝕液中還可以加入氟化氨作為緩沖劑，此外，還可以采用硫酸和過氧化氫的混合溶液來刻蝕二氧化硅的第二犧牲隔離側(cè)墻106。若第一隔離側(cè)墻 105是含C或H的SiGeO薄膜，且第二犧牲隔離側(cè)墻采用二氧化硅，濕法刻蝕的刻蝕液采用硫酸和過氧化氫的混合溶液。特別地，刻蝕液也能刻蝕第一隔離側(cè)墻，例如當(dāng)?shù)谝桓綦x側(cè)墻 105是氮化硅，而第二犧牲隔離側(cè)墻106是含C或H的SiGeO薄膜時，采用熱磷酸不僅能快速去除第二犧牲隔離側(cè)墻106，還能進(jìn)一步減薄第一隔離側(cè)墻105，從而使得寄生電阻、電容進(jìn)一步減小，只是此時需要較嚴(yán)格控制刻蝕時間以及刻蝕液濃度。然后，沉積金屬薄層。如圖5所示，在整個結(jié)構(gòu)也即襯底100、STI101、LDD 107、第一隔離側(cè)墻105以及虛擬柵極堆疊結(jié)構(gòu)上沉積用于形成外延生長的超薄金屬硅化物的金屬薄層108。金屬薄層108的材質(zhì)可以是鈷(Co)、鎳(Ni)、鎳鉬合金(Ni-Pt，其中Pt含量小于等于8%)、鎳鈷合金(Ni-Co，其中Co含量小于等于10%)或鎳鉬鈷三元合金，厚度可以小于5nm并優(yōu)選地小于等于4nm。具體地，金屬薄層108可以是厚度小于5nm的Co、厚度小于等于4nm的Ni、厚度小于等于4nm的Ni-Pt或厚度小于等于4nm的Ni-Co。
接著，退火形成外延生長的超薄金屬硅化物并剝除未反應(yīng)的金屬薄層。如圖6所示，在500至850°C下進(jìn)行第一退火，沉積的金屬薄層108與LDD 107中的硅反應(yīng)而外延生成相應(yīng)的外延生長的超薄金屬硅化物，剝除未反應(yīng)的金屬薄層108的那部分，在LDD 107上第一隔離側(cè)墻105兩側(cè)留下超薄的外延生長的超薄金屬硅化物109。由圖中可知，超薄金屬硅化物109與減薄的或細(xì)長的第一隔離側(cè)墻105下的溝道區(qū)接觸，具體地也即金屬硅化物109與溝道區(qū)的界面與第一隔離側(cè)墻105的側(cè)面平行，優(yōu)選地為共面。外延生成的超薄金屬硅化物109依照金屬薄層108材質(zhì)不同而相應(yīng)的可以是NiSi2_y、NihPtxSi2^ CoSi2_y 或NihCoxSih，其中χ均大于0小于1，y均大于等于0小于1。外延生長的超薄金屬硅化物109厚度為1至15nm。值得注意的是，外延生長的超薄金屬硅化物109的過程中進(jìn)行的較高溫的第一退火，除了促使金屬薄層108與LDD 107中的Si反應(yīng)之外，還消除了 LDD 107表面層中缺陷導(dǎo)致的非本征表面態(tài)，因此抑制了自對準(zhǔn)鎳基硅化物工藝通常具有的釘扎效應(yīng)(piping effect) 0此外，由于合理控制了金屬薄層108的材質(zhì)以及厚度，并采用了較高溫的第一退火，因此形成的外延生長的超薄金屬硅化物109可以經(jīng)受后續(xù)工藝中為了提高高k柵介電性能而進(jìn)行的高溫第二退火。接著，沉積并平坦化層間介質(zhì)層110。如圖7所示，采用常用工藝沉積厚的介質(zhì)材料層，材料優(yōu)選為氧化物，例如二氧化硅。采用化學(xué)機(jī)械拋光(CMP)對介質(zhì)材料層進(jìn)行平坦化，直至露出虛擬柵極層103，最終形成層間介質(zhì)層110。隨后，去除虛擬柵極層103以及墊氧化層102。如圖8所示，采用常用的濕法刻蝕工藝，去除虛擬柵極層103以及墊氧化層102，在層間介質(zhì)層110中留下柵極孔111。其中， 當(dāng)虛擬柵極層103材質(zhì)為多晶硅或非晶硅時，可以采用強(qiáng)堿來刻蝕硅，優(yōu)選為四甲基氫氧化銨(TMAH)，不含金屬雜質(zhì)離子從而不會污染CMOS器件，腐蝕速度和選擇比高，腐蝕表面效果好，TMAH不會腐蝕二氧化硅和氮化硅，從而不會造成氮化硅的第一隔離側(cè)墻105和氧化硅的層間介質(zhì)層110受到腐蝕。當(dāng)墊氧化層102的材質(zhì)為氧化硅時，采用濃度為5%的 HF刻蝕液。然后，形成柵極堆疊結(jié)構(gòu)。如圖9所示，在柵極孔111中以及層間介質(zhì)層110上沉積高k柵介電材料層112并在600至850°C溫度下進(jìn)行第二退火，以修復(fù)高k柵介電材料中的缺陷從而改善可靠性。在高k柵介電材料層112上沉積柵極金屬層113。高k柵介電材料層112和柵極金屬層113構(gòu)成柵極堆疊結(jié)構(gòu)，其中高k柵介電材料層112不僅位于柵極金屬層113下方，還位于其側(cè)面周圍。接著，平坦化柵極堆疊結(jié)構(gòu)。如圖10所示，采用CMP平坦化柵極堆疊結(jié)構(gòu)，直至露出層間介質(zhì)層110。最后，形成源漏接觸孔。如圖11所示，在層間介質(zhì)層110中光刻并刻蝕后形成接觸孔直達(dá)外延生長的超薄金屬硅化物109，在接觸孔中以及層間介質(zhì)層109上依次填充薄的接觸溝槽埋層114(未示出)以及厚的填充金屬層115，CMP平坦化接觸溝槽埋層114以及填充金屬層115直至露出層間介質(zhì)層110和柵極金屬層113。接觸溝槽埋層114的材質(zhì)可為TiN、Ti、TaN或Ta及其組合，其作用是增強(qiáng)填充金屬層115與外延生長的超薄金屬硅化物109之間的粘合力并阻擋雜質(zhì)擴(kuò)散。填充金屬層115的材質(zhì)可為W、Cu、TiAl或Al及其組合，材質(zhì)選擇依照整體電路連線布局的需要，優(yōu)先選用導(dǎo)電性能良好的材料。CN 102544089 A依照本發(fā)明的如上所述的制造方法形成的新型MOSFET器件結(jié)構(gòu)如圖11所示。襯底100中具有淺溝槽隔離(STI) 101 ；襯底100中STI 101之間的有源區(qū)內(nèi)形成有LDD的源漏區(qū)107 ；襯底100上形成的柵極堆疊結(jié)構(gòu)位于LDD 107之間，柵極堆疊結(jié)構(gòu)包括高k柵介電材料層112和柵極金屬層113，其中高k柵介電材料層112不僅位于柵極金屬層113下方，還位于其側(cè)面周圍；高k柵介電材料層112兩側(cè)具有減薄細(xì)長的第一隔離側(cè)墻105 ；LDD 107上具有外延生長的超薄金屬硅化物109，外延生長的超薄金屬硅化物109與減薄的第一隔離側(cè)墻105下的溝道區(qū)接觸，第一隔離側(cè)墻105厚度為1至20nm ；由圖中可知，超薄金屬硅化物109與減薄的或細(xì)長的第一隔離側(cè)墻105下的溝道區(qū)接觸，具體地也即金屬硅化物 109與溝道區(qū)的界面與第一隔離側(cè)墻105的側(cè)面平行，優(yōu)選地為共面；外延生長的超薄金屬硅化物109材質(zhì)可以是NiSi2^NihPtxSi2YCoSi2_y或NihCoxSi2I，其中χ均大于0小于1， y均大于等于0小于1 ；外延生長的超薄金屬硅化物109上以及第一隔離側(cè)墻105周圍具有層間介質(zhì)層110 ；金屬接觸結(jié)構(gòu)貫穿層間介質(zhì)層110，與外延生長的超薄金屬硅化物109電連接，包括接觸溝槽埋層114以及填充金屬層115，接觸溝槽埋層114的材質(zhì)可為TiN、Ti、 TaN或Ta及其組合，填充金屬層115的材質(zhì)可為W、Cu、TiAl或Al及其組合。依照本發(fā)明制造的新型M0SFET，柵極堆疊結(jié)構(gòu)周圍僅有極薄的隔離側(cè)墻，因而大大減小了柵極與源漏之間的寄生電容，并且外延生長的超薄金屬硅化物與柵極控制下的溝道區(qū)緊密接觸，因此減小了寄生電阻，減小的寄生電阻電容大大降低了 RC延遲，使得 MOSFET器件開關(guān)性能得到大幅提升。此外，由于合理選擇金屬薄層的材質(zhì)厚度以及第一退火溫度，使得生成的外延生長的超薄金屬硅化物具有良好的熱穩(wěn)定性，能夠經(jīng)受為了提高高k柵介電材料性能進(jìn)行的高溫第二退火，進(jìn)一步提升了器件的性能。盡管已參照一個或多個示例性實(shí)施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)做出各種合適的改變和等價方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實(shí)現(xiàn)本發(fā)明的最佳實(shí)施方式而公開的特定實(shí)施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實(shí)施例。
權(quán)利要求
1.一種半導(dǎo)體器件，包括 襯底；柵極堆疊結(jié)構(gòu)，位于所述襯底上； 隔離側(cè)墻，位于所述柵極堆疊結(jié)構(gòu)兩側(cè)； 源漏區(qū)，位于所述隔離側(cè)墻的兩側(cè)且嵌入所述襯底中； 外延生長的金屬硅化物，位于所述源漏區(qū)上； 其特征在于所述外延生長的金屬硅化物直接與所述隔離側(cè)墻下的溝道區(qū)接觸。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述源漏區(qū)為輕摻雜源漏結(jié)構(gòu)。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述隔離側(cè)墻的厚度為1至20nm。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述外延生長的金屬硅化物的厚度為1至 15nm,所述外延生長的金屬硅化物的材質(zhì)是NiSi2_y、NinPtxSi2^ CoSi2_y或NihxC0xSi2I，其中χ均大于0小于1，y均大于等于0小于1。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其中，還包括層間介質(zhì)層與金屬接觸結(jié)構(gòu)，所述層間介質(zhì)層位于所述外延生長的金屬硅化物上以及所述隔離側(cè)墻周圍，所述金屬接觸結(jié)構(gòu)位于所述層間介質(zhì)層中且與所述外延生長的金屬硅化物電連接，所述金屬接觸結(jié)構(gòu)包括接觸溝槽埋層以及填充金屬層。
6.如權(quán)利要求4所述的半導(dǎo)體器件，其中，所述接觸溝槽埋層的材質(zhì)包括TiN、Ti、TaN 或Ta中的任一種或組合，所述填充金屬層的材質(zhì)包括W、Cu、TiAl或Al中的任一種或組合。
7.一種半導(dǎo)體器件的制造方法，包括在襯底上的虛擬柵極兩側(cè)形成第一隔離側(cè)墻； 在所述第一隔離側(cè)墻兩側(cè)形成第二犧牲隔離側(cè)墻； 在所述第一隔離側(cè)墻和第二犧牲隔離側(cè)墻兩側(cè)形成源漏區(qū)； 去除所述第二犧牲隔離側(cè)墻；在所述源漏區(qū)上形成外延生長的金屬硅化物，所述外延生長的金屬硅化物直接與所述第一隔離側(cè)墻下的溝道區(qū)接觸； 去除所述虛擬柵極； 形成柵極堆疊結(jié)構(gòu)。
8.如權(quán)利要求7所述的半導(dǎo)體器件的制造方法，其中，所述第一隔離側(cè)墻的厚度為1至 20nmo
9.如權(quán)利要求7所述的半導(dǎo)體器件的制造方法，其中，所述虛擬柵極為多晶硅、非晶硅或者氧化硅以及這些材料的組合，所述第一隔離側(cè)墻為氮化硅，所述第二犧牲隔離側(cè)墻為二氧化硅、鍺或鍺化硅以及這些材質(zhì)的組合。
10.如權(quán)利要求7所述的半導(dǎo)體器件的制造方法，其中，通過濕法刻蝕去除所述第二犧牲隔離側(cè)墻，所述濕法刻蝕的刻蝕液僅刻蝕第二犧牲隔離側(cè)墻而不刻蝕虛擬柵極、第一隔離側(cè)墻和硅襯底。
11.如權(quán)利要求7所述的半導(dǎo)體器件的制造方法，其中，形成外延生長的金屬硅化物的步驟包括，在所述襯底、所述源漏區(qū)、所述虛擬柵極以及所述第一隔離側(cè)墻上沉積金屬薄層，進(jìn)行第一退火形成外延生長的金屬硅化物并剝除未反應(yīng)的所述金屬薄層，所述第一退火溫度為500到850°C。
12.如權(quán)利要求11所述的半導(dǎo)體器件的制造方法，其中，所述金屬薄層的材質(zhì)包括鈷、 鎳、鎳鉬合金、鎳鈷合金或者鎳鉬鈷三元合金，其厚度小于等于5nm。
13.如權(quán)利要求7所述的半導(dǎo)體器件的制造方法，其中外延生長的金屬硅化物材質(zhì)是 NiSi2_y、NihPtxSi2^ CoSi2_y或Ni^C0xSi2I，其中χ均大于0小于1，y均大于等于0小于 1，厚度為1至15nm。
14.如權(quán)利要求7所述的半導(dǎo)體器件的制造方法，其中，通過離子注入形成輕摻雜源漏結(jié)構(gòu)的源漏區(qū)。
15.如權(quán)利要求7所述的半導(dǎo)體器件的制造方法，其中，形成柵極堆疊結(jié)構(gòu)的步驟包括，沉積高k柵介電材料層，進(jìn)行第二退火，所述第二退火溫度為600到850°C，再沉積柵極^^^J^l J^ ο
16.如權(quán)利要求7所述的半導(dǎo)體器件的制造方法，還包括，去除所述虛擬柵極之前在所述外延生長的金屬硅化物上形成層間介質(zhì)層，以及形成所述柵極堆疊結(jié)構(gòu)之后形成金屬接觸，其中，所述層間介質(zhì)層位于所述外延生長的金屬硅化物上以及所述第一隔離側(cè)墻周圍， 所述金屬接觸結(jié)構(gòu)位于所述層間介質(zhì)層中且與所述外延生長的金屬硅化物電連接。
17.如權(quán)利要求16所述的半導(dǎo)體器件的制造方法，其中，所述金屬接觸結(jié)構(gòu)包括接觸溝槽埋層以及填充金屬層。
18.如權(quán)利要求16所述的半導(dǎo)體器件，其中，所述接觸溝槽埋層的材質(zhì)包括TiN、Ti、 TaN或Ta中的任一種或組合，所述填充金屬層的材質(zhì)包括W、Cu、TiAl或Al中的任一種或組合。
19.如權(quán)利要求7所述的半導(dǎo)體器件的制造方法，其中，使用四甲基氫氧化銨或者氫氟酸來濕法刻蝕去除所述虛擬柵極。
全文摘要
本發(fā)明公開了一種新型MOSFET器件及其實(shí)現(xiàn)方法，包括，襯底；柵極堆疊結(jié)構(gòu)，位于溝道上；隔離側(cè)墻位于柵極堆疊結(jié)構(gòu)兩側(cè)；源漏區(qū)，位于隔離側(cè)墻兩側(cè)的襯底區(qū)；外延生長的金屬硅化物，位于源漏區(qū)上；其特征在于隔離側(cè)墻是減薄的或細(xì)長的，外延生長的金屬硅化物直接與該減薄的或細(xì)長的隔離側(cè)墻下的溝道區(qū)接觸，從而消除了傳統(tǒng)的厚隔離側(cè)墻下面的高阻區(qū)。依照本發(fā)明的MOSFET，大大減小了寄生電阻電容，從而降低了RC延遲，使得MOSFET器件開關(guān)性能達(dá)到大幅提升。
文檔編號H01L29/06GK102544089SQ20101057785
公開日2012年7月4日 申請日期2010年12月8日 優(yōu)先權(quán)日2010年12月8日
發(fā)明者羅軍, 趙超 申請人:中國科學(xué)院微電子研究所