專利名稱：一種耦合電容觸發(fā)可控硅器件的制作方法
技術領域：
本發(fā)明屬于集成電路靜電防護領域，具體涉及一種耦合電容觸發(fā)可控硅器件。
背景技術：
自然界的靜電放電(ESD)現(xiàn)象對集成電路的可靠性構成嚴重的威脅。在工業(yè)界， 集成電路產品的失效30%都是由于遭受靜電放電現(xiàn)象所引起的，而且越來越小的工藝尺 寸，更薄的柵氧厚度都使得集成電路受到靜電放電破壞的幾率大大增加。因此，改善集成電 路靜電放電防護的可靠性對提高產品的成品率具有不可忽視的作用。靜電放電現(xiàn)象的模式通常分為四種HBM(人體放電模式)，匪(機器放電模式)， CDM(組件充電放電模式)以及電場感應模式(FIM)。而最常見也是工業(yè)界產品必須通過的 兩種靜電放電模式是HBM和MM。當發(fā)生靜電放電時，電荷通常從芯片的一只引腳流入而從 另一只引腳流出，此時靜電電荷產生的電流通常高達幾個安培，在電荷輸入引腳產生的電 壓高達幾伏甚至幾十伏。如果較大的ESD電流流入內部芯片則會造成內部芯片的損壞，同 時，在輸入引腳產生的高壓也會造成內部器件發(fā)生柵氧擊穿現(xiàn)象，從而導致電路失效。因 此，為了防止內部芯片遭受ESD損傷，對芯片的每個引腳都要進行有效的ESD防護，對ESD 電流進行泄放。在集成電路的正常工作狀態(tài)下，靜電放電防護器件是處于關閉的狀態(tài)，不會影響 輸入輸出引腳上的電位。而在外部靜電灌入集成電路而產生瞬間的高電壓的時候，這個器 件會開啟導通，迅速的排放掉靜電電流。ESD防護設計不但要對內部芯片保護，還要保證不對芯片的正常工作產生影響，即 僅當ESD到來時，ESD防護結構開啟工作，而在電路輸入輸出信號、正常上電的情況下需要 保證ESD防護結構不會開啟工作，否則就會發(fā)生閂鎖效應。另外，ESD防護設計要盡可能減 少對電路性能的影響，例如寄生電容的減小，靜態(tài)漏電流的減小等。如圖1所示，作為一種常用的ESD防護結構，現(xiàn)有技術中，耦合電容觸發(fā)的可控硅 由耦合電路和可控硅構成，可控硅包括P型襯底和N阱，其中，P型襯底上依次設有第一 P+ 注入?yún)^(qū)、第一 N+注入?yún)^(qū)和P+觸發(fā)端，N阱上依次設有第二 P+注入?yún)^(qū)和第二 N+注入?yún)^(qū)，觸 發(fā)信號產生電路包括一個電容和一個電阻串聯(lián)構成的耦合電路，以及用于輸出該耦合電路 生成信號的反應器。上述的耦合電容觸發(fā)的可控硅被廣泛的應用于集成電路芯片I/O端口 以及電源域的防護中。耦合電容觸發(fā)的可控硅有著導通均勻、觸發(fā)電壓可調等優(yōu)點。但是， 由于通常采用的金屬-絕緣層-金屬電容結構作為耦合電容，取得合適的電容值時面積很 大，不適合集成電路芯片靜電防護的設計。為了減小電容面積，通常采用單位面積電容效率 更高的MOS電容(柵氧電容)作為耦合電容，但是隨著集成電路芯片制造工藝尺寸的不斷 減小，精密程度不斷加大，由于柵氧化層的減薄，導致電容耦合觸發(fā)的可控硅中MOS電容的 靜態(tài)漏電問題越來越嚴重，需要針對漏電流問題改進現(xiàn)有的電容耦合觸發(fā)結構。

發(fā)明內容
本發(fā)明提供了一種耦合電容觸發(fā)可控硅器件，結構簡單，具有低的靜態(tài)漏電，是一 種具有高可靠性和低靜態(tài)功耗的靜電放電防護器件。一種耦合電容觸發(fā)可控硅器件，由觸發(fā)信號產生電路和可控硅構成；其中，所述可 控硅為帶觸發(fā)端的可控硅，包括P型襯底和N阱，其中，P型襯底上依次設有第一 P+注入?yún)^(qū)、 第一 N+注入?yún)^(qū)和P+觸發(fā)端，N阱上依次設有第二 P+注入?yún)^(qū)和第二 N+注入?yún)^(qū)；所述P+觸發(fā) 端靠近所述P型襯底和N阱的交界，所述第二 P+注入?yún)^(qū)靠近所述P型襯底和N阱的交界； 所述第一 P+注入?yún)^(qū)和第一 N+注入?yún)^(qū)接電學陰極，所述第二 P+注入?yún)^(qū)和第二 N+注入?yún)^(qū)接 電學陽極；所述觸發(fā)信號產生電路由PMOS管、多晶硅電阻、MOS電容、NMOS管、第一反相器和 第二反相器構成；其中，PMOS管的源極接電學陽極，PMOS管的漏極接多晶硅電阻的上端和 第一反相器的輸入端，第一反相器的輸出端則接PMOS管的柵極和NMOS管的柵極，多晶硅電 阻的下端分別接MOS電容的陽極、第二反相器的輸入端和NMOS管的漏極，NMOS管的源極與 MOS電容的陰極一起接電學陰極；所述第二反相器的輸出端與所述可控硅中的P+觸發(fā)端相 連。由于ESD脈沖的寬度通常在0. 1 0. 2微秒之間，因此，第二反相器輸出的觸發(fā)信 號與陽極產生的ESD信號存在0. 1 0. 2微秒的延時。由于這個延時的取值為多晶硅電阻 的阻值與MOS電容的電容值的乘積，因此多晶硅電阻值與MOS電容值的乘積為0. 1 0. 2 微秒。優(yōu)選多晶硅電阻的阻值為20千歐，MOS電容的電容值為5皮法。本發(fā)明中，觸發(fā)信號產生電路由PMOS管、多晶硅電阻、MOS電容、NMOS管和兩個反 相器構成，其中PMOS管、多晶硅電阻和MOS電容組成電容耦合回路，PMOS管的源極接電學陽 極，MOS電容的陰極接電學陰極。NMOS管并聯(lián)在MOS電容的兩端，作為電容電荷泄放路徑。 第一反相器的輸出端接PMOS管和NMOS管的柵極，用于控制PMOS管和NMOS管的開啟，PMOS 管和第一反相器組成ESD信號識別結構。多晶硅電阻的下端另接第二反相器，第二反相器 的輸出端作為整個觸發(fā)信號產生電路的觸發(fā)信號輸出端。此外，不同于常用可控硅中通過N阱與P型襯底的PN結反向擊穿來開啟，本發(fā)明 中，可控硅本身帶有觸發(fā)信號接入端(P+觸發(fā)端)，可控硅通過觸發(fā)信號產生電路對P型襯 底上的P+觸發(fā)端灌入觸發(fā)電流來實現(xiàn)開啟。本發(fā)明的耦合電容觸發(fā)可控硅器件，利用MOS電容作為耦合電容觸發(fā)可控硅的電 容單元，比常規(guī)金屬電容大大減小了面積，同時針對MOS電容在小尺寸深亞微米工藝下的 靜態(tài)漏電問題提供了一種ESD識別機制，利用觸發(fā)信號產生電路輸出觸發(fā)信號提供足夠的 可控硅開啟電流，實現(xiàn)ESD脈沖與電路正常上電信號的區(qū)別；通過在觸發(fā)信號產生電路設 置識別ESD脈沖的PMOS開關，在電路正常工作情況下斷開觸發(fā)信號產生電路與電源的連 接，而在ESD到來時將觸發(fā)信號產生電路與電源連接并提供足夠的觸發(fā)電流開啟可控硅， 從而達到降低電容耦合電路靜態(tài)漏電的目的，實現(xiàn)了 ESD的動態(tài)防護功能。本發(fā)明結構簡 單，電流均勻，器件強壯性好，穩(wěn)定可靠。相比傳統(tǒng)電容耦合觸發(fā)SCR結構依靠金屬層電容作為耦合電容，本發(fā)明中采用 MOS電容管更節(jié)省面積，并且解決了 MOS電容管在電路正常工作偏壓下的漏電流問題。


圖1為常規(guī)的電容耦合觸發(fā)的可控硅器件的示意圖；圖2為本發(fā)明的耦合電容觸發(fā)可控硅器件的示意圖；圖3為圖2中的帶觸發(fā)端的可控硅結構的示意圖；圖4為本發(fā)明的耦合電容觸發(fā)可控硅器件的電路仿真結果。
具體實施例方式下面結合實施例和附圖來詳細說明本發(fā)明，但本發(fā)明并不僅限于此。如圖2和圖 3所示，一種耦合電容觸發(fā)可控硅器件，由觸發(fā)信號產生電路和可控硅27構成。其中，可控硅27為帶觸發(fā)端的可控硅，包括P型襯底31和N阱32，P型襯底31上 依次設有第一 P+注入?yún)^(qū)33、第一 N+注入?yún)^(qū)34和P+觸發(fā)端37，N阱32上依次設有第二 P+ 注入?yún)^(qū)35和第二 N+注入?yún)^(qū)36 ；P+觸發(fā)端37靠近P型襯底31和N阱32的交界，第二 P+ 注入?yún)^(qū)35靠近P型襯底31和N阱32的交界；第一 P+注入?yún)^(qū)33和第一 N+注入?yún)^(qū)34接電 學陰極，第二 P+注入?yún)^(qū)35和第二 N+注入?yún)^(qū)36接電學陽極；其中，觸發(fā)信號產生電路由PMOS管21、多晶硅電阻22、M0S電容23、NM0S管24、第 一反相器25和第二反相器沈構成；其中，PMOS管21的源極接電學陽極，PMOS管21的漏 極接多晶硅電阻22的上端和第一反相器25的輸入端，第一反相器25的輸出端則接PMOS 管21的柵極和NMOS管M的柵極，多晶硅電阻22的下端分別接MOS電容23的陽極、第二 反相器26的輸入端和NMOS管M的漏極，NMOS管M的源極與MOS電容23的陰極一起接 電學陰極；第二反相器26的輸出端與可控硅27中的P+觸發(fā)端37相連。上述的P型襯底、N阱、P+觸發(fā)端、N+, P+注入?yún)^(qū)結構以及PMOS、NM0S、多晶硅電 阻、反相器和MOS電容管，均可采用現(xiàn)有的標準CMOS集成電路制造工藝實現(xiàn)。上述耦合電容觸發(fā)可控硅器件中，利用對可控硅27中寄生三極管的基區(qū)注入電 流可以開啟可控硅的原理，來實現(xiàn)由外接觸發(fā)電路控制可控硅開啟。在帶觸發(fā)端的可控硅27中，由第一 N+注入?yún)^(qū)34與第一 P+注入?yún)^(qū)33用金屬線相 連接作為電學陰極。第二 N+注入?yún)^(qū)36和第二 P+注入?yún)^(qū)35作電學陽極。當陽極產生ESD 信號后，ESD脈沖波形經過耦合在PMOS管21下端漏極產生高電平電位，這個高電平經過 第一反相器25反向在PMOS管21的柵極產生低電平信號，使得PMOS管21開啟導通電流。 PMOS管21導通后，因為下方多晶硅電阻22和MOS電容23的延時效應，陽極產生的ESD脈 沖會在一定延時后才在耦合輸出端，也就是多晶硅電阻22的下端、MOS電容23的上端產生 脈沖信號，這個延時的具體取值為多晶硅電阻的阻值與MOS電容的電容值的乘積。最終脈 沖信號經過第二反相器沈輸出驅動電流提供給可控硅27的觸發(fā)端。由于ESD脈沖的寬度通常在0. 1 0. 2微秒之間，因此，這個延時通常為0. 1 0. 2微秒，故而取多晶硅電阻值與MOS電容值的乘積為0. 1 0. 2微秒，例如多晶硅電阻 的阻值為20千歐，MOS電容的電容值為5皮法。當可控硅27中寄生三極管中NPN管的基區(qū)接受第二反相器沈輸出的觸發(fā)電流 后，因為可控硅中寄生NPN管和PNP管的正反饋效應，使可控硅27開啟并泄放ESD電流。圖4為上述耦合電容觸發(fā)可控硅器件的電路的瞬態(tài)仿真結果，圖4中四條曲線分 別為用于模擬ESD脈沖的方波信號，經過耦合在PMOS管21下端漏極產生的高電平電壓、
5由多晶硅電阻22和MOS電容23耦合產生的延時信號、第二反相器的輸出信號。如圖4第四 條曲線所示，上述耦合電容觸發(fā)可控硅器件中，觸發(fā)信號產生電路可以產生大約70mA以上 的觸發(fā)電流提供可控硅開啟(第四條曲線即第二反相器輸出電流)，相比常規(guī)可控硅20mA 不到的觸發(fā)電流需求，該觸發(fā)信號產生電路提供的觸發(fā)電流足以快速開啟可控硅來泄放 ESD電流。 整個可控硅27開啟并泄放ESD電流的過程并非常規(guī)可控硅依靠PN結反向雪崩擊 穿的電流開啟工作，而是依靠外接觸發(fā)電路提供的觸發(fā)電流來開啟工作，即ESD防護結構 的開啟與否不受ESD器件自身結構的影響，是一種主動的ESD防護方式。
權利要求
1.一種耦合電容觸發(fā)可控硅器件，由觸發(fā)信號產生電路和可控硅07)構成，所述可控 硅(Xi)包括P型襯底(31)和N阱(32)，其中，P型襯底(31)上依次設有第一 P+注入?yún)^(qū) (33)、第一 N+注入?yún)^(qū)(34)和P+觸發(fā)端(37)，N阱(32)上依次設有第二 P+注入?yún)^(qū)(35)和 第二 N+注入?yún)^(qū)(36)；所述P+觸發(fā)端(37)靠近所述P型襯底(31)和N阱(32)的交界，所 述第二 P+注入?yún)^(qū)(35)靠近所述P型襯底(31)和N阱(32)的交界；所述第一 P+注入?yún)^(qū) (33)和第一 N+注入?yún)^(qū)(34)接電學陰極，所述第二 P+注入?yún)^(qū)(35)和第二 N+注入?yún)^(qū)(36) 接電學陽極，其特征在于所述觸發(fā)信號產生電路由PMOS管、多晶硅電阻02)、M0S電容03)、NM0S管Q4)、 第一反相器05)和第二反相器06)構成；其中，PMOS管的源極接電學陽極，PMOS管(21)的漏極接多晶硅電阻02)的上端和第一反相器05)的輸入端，第一反相器05)的 輸出端則接PMOS管的柵極和NMOS管04)的柵極，多晶硅電阻02)的下端分別接 MOS電容03)的陽極、第二反相器06)的輸入端和NMOS管Q4)的漏極，NMOS管Q4)的 源極與MOS電容(23)的陰極一起接電學陰極；所述第二反相器06)的輸出端與所述可控 硅(27)中的P+觸發(fā)端(37)相連。
2.如權利要求1所述的耦合電容觸發(fā)可控硅器件，其特征在于所述多晶硅電阻02) 的阻值與MOS電容的電容值的乘積為0. 1 0. 2微秒。
3.如權利要求1或2所述的耦合電容觸發(fā)可控硅器件，其特征在于所述多晶硅電阻(22)的阻值為20千歐，所述MOS電容03)的電容值為5皮法。
全文摘要
本發(fā)明公開了一種耦合電容觸發(fā)可控硅器件，由觸發(fā)信號產生電路和帶觸發(fā)端的可控硅構成，利用耦合電容電路輸出觸發(fā)信號提供可控硅足夠的開啟電流，實現(xiàn)ESD脈沖與電路正常上電信號的區(qū)別；通過在電容耦合電路增加識別ESD脈沖的PMOS開關，實現(xiàn)只有在ESD的情況下將電容耦合電路接入電源線，從而達到降低電容耦合電路靜態(tài)漏電的目的。相比傳統(tǒng)電容耦合觸發(fā)SCR結構依靠金屬層電容作為耦合電容，本發(fā)明中采用MOS電容管更節(jié)省面積，并且解決了MOS電容管在直流偏壓下的漏電流問題。
文檔編號H01L29/94GK102148241SQ201010616239
公開日2011年8月10日 申請日期2010年12月30日 優(yōu)先權日2010年12月30日
發(fā)明者吳健, 宋波, 李明亮, 苗萌, 董樹榮, 鄭劍鋒, 韓雁, 馬飛 申請人:浙江大學