專利名稱：泄露功率和可變性減小的靈活cmos庫體系結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
這里公開的各種典型實施例一般涉及集成電路的制造。
背景技術(shù)：
集成電路中半導(dǎo)體器件物理尺寸和工作電壓的持續(xù)減小已經(jīng)顯著地增大了工藝 變化對于半導(dǎo)體器件性能和工作魯棒性的影響。同時，由于電源電壓和閾值電壓的減小，晶 體管泄露電流已經(jīng)顯著增加。泄露電流的這種增加可能是高成本的，產(chǎn)生了對于集成電路 (IC)及其全部系統(tǒng)兩者進行冷卻的新需求。在穩(wěn)定的數(shù)字電路中，金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)可以只在兩個 狀態(tài)下工作。在導(dǎo)通狀態(tài)下，所述晶體管表現(xiàn)為在其源極和漏極之間的導(dǎo)電連接。在截止?fàn)?態(tài)下，所述晶體管表現(xiàn)為其源極和漏極之間的阻性連接。將在這種截止?fàn)顟B(tài)下流過所述晶 體管的電流稱作亞閾值泄露電流(subthreshold leakage current)。這種泄流電流按照指 數(shù)關(guān)系與晶體管的閾值電壓(Vt)很強地相關(guān)。在體(bulk)互補金屬氧化物半導(dǎo)體(CMOS) 技術(shù)中，Vt中增加IOOmV可以導(dǎo)致亞閾值泄露以因子18減小。將芯片上所有截止晶體管消耗的總功率稱作泄露功率。在許多應(yīng)用中，這種泄露 功率消耗已經(jīng)達到不可承受的較高水平。這種泄露功率消耗變成集成電路(IC)消耗的總 功率的顯著部分。例如，在電池工作移動設(shè)備的待機模式中，幾乎所有晶體管都處于截止?fàn)?態(tài)，因此它們的組合泄露電流限制了待機時間的持續(xù)時間。泄露電流在截止?fàn)顟B(tài)期間可能按照至少三種方式發(fā)生。第一，當(dāng)柵極電壓下降到Vt以下時，可能在MOS晶體管的源極和漏極之間出現(xiàn)較 弱的反轉(zhuǎn)電流。這種較弱的反轉(zhuǎn)電流可以與Vt、熱電壓、柵極氧化物電容、零偏置遷移率、 最大耗盡層寬度、柵極氧化物厚度以及耗盡層的電容成比例。IC的功率耗散可能加熱晶體 管，從而由于其溫度依賴性而加劇了這種電流。第二，由于在MOS晶體管的漏極結(jié)中的較高的場效應(yīng)，可能出現(xiàn)柵極感應(yīng)漏極泄 露(gate-induced drain leakage)。非常高和突變的漏極摻雜可以用于最小化柵極感應(yīng)漏 極泄露。然而，這種修改可能增加IC的制造成本。第三，當(dāng)耗盡區(qū)從漏極襯底和源極襯底延伸到溝道中時，可能出現(xiàn)穿通 (punchthrough) 0可以使用附加的注入來控制穿通。例如，可以添加在等于結(jié)耗盡區(qū)底部 的深度處的更高摻雜的層?？蛇x地，可以在漏極和源極結(jié)的前邊沿處形成暈輪注入(halo implant)。然而，這些技術(shù)都傾向于增加IC成本。存在多種已知的泄露減小技術(shù)。首先，可以將高Vt晶體管用在特定的路徑上。這種晶體管可以產(chǎn)生亞閾值泄露電 流的一個和兩個數(shù)量級之間的幅度減小。然而，由于它們在驅(qū)動電流方面能力減小，高Vt 晶體管增加了邏輯門的延遲。因此，具有至少兩個閾值的CMOS設(shè)計可能只能在針對非時間 關(guān)鍵邏輯路徑中的邏輯門中使用高Vt。相反，時間關(guān)鍵路徑將使用低Vt晶體管?？蛇x地，可以在內(nèi)核(core)中使用低Vt晶體管。在這種情況下，可以在內(nèi)核和電源之間插入大的高Vt晶體管，從而作為功率開關(guān)。在導(dǎo)通狀態(tài)下，內(nèi)核可以高速運行，因為 其由低Vt晶體管構(gòu)成。在截止?fàn)顟B(tài)下，整個內(nèi)核將具有較低的泄露，因為泄露將受到功率 開關(guān)的限制。用于90nm CMOS技術(shù)節(jié)點的CMOS庫單元傾向于具有相當(dāng)不規(guī)則的布局形狀。歷 史上，領(lǐng)先的半導(dǎo)體公司在2002年或者2003年實現(xiàn)了這種水平的CMOS技術(shù)。到2009年， 這種CMOS庫單元已經(jīng)成為前沿芯片產(chǎn)品的過時之選。盡管稍微有點不規(guī)則，用于65nm CMOS技術(shù)的CMOS庫單元按照更加有序的方式排 列。Intel、AMD、IBM、UMC、Chartered 和 TSMC 在 2007 年 9 月之前全都生產(chǎn) 65nm 的 IC。由 于與從90nm減小到65nm相關(guān)聯(lián)的光刻要求，這種CMOS庫單元的制造不再像對于90nmCM0S 技術(shù)節(jié)點那樣不規(guī)則。例如，形成所述晶體管門的多晶硅跡線(polysilicontrack)可能需 要是單向的。結(jié)果，與用于90nm CMOS技術(shù)節(jié)點的CMOS庫單元相比較，這種CMOS庫單元表 現(xiàn)出增加了庫規(guī)則性。不過，這種CMOS庫單元還不足夠規(guī)則，以允許對用于顯著小于65nm CMOS技術(shù)模式的CMOS技術(shù)節(jié)點的這些單元的高效光刻。因此，期望減小來自MOSFET陣列的泄露電流。具體地，期望減小所制造的IC上的 泄露電流和特征尺寸兩者。此外，這也有益于按照更加理想的圖案提供邏輯門，以促進IC 更加高效的制造。

發(fā)明內(nèi)容
根據(jù)對于改進IC制造的當(dāng)前需要，提出了各種典型實施例的簡要總結(jié)。在以下總 結(jié)中可以進行某些簡化和省略，以便強調(diào)和介紹各種典型實施例的一些方面，而不會限制 本發(fā)明的范圍。在接下來的后續(xù)部分中，是足以允許本領(lǐng)域普通技術(shù)人員實現(xiàn)和使用本發(fā) 明概念的優(yōu)選典型實施例的詳細描述。各種典型實施例涉及互補金屬氧化物半導(dǎo)體(CM0Q單元庫，包括第一邏輯門， 包括具有第一溝道長度的MOSFET ；第二邏輯門，包括具有第二溝道長度的M0SFET，其中所 述第二溝道長度實質(zhì)上是所述第一溝道長度的1. 5倍，并且相對于由第一邏輯門產(chǎn)生的泄 露電流，所述第二溝道長度在第二邏輯門中產(chǎn)生減小的泄露電流；以及隔離MOSFET對，設(shè) 置在所述第一邏輯門和所述第二邏輯門的左右兩側(cè)，其中所有MOSFET的中心線按照實質(zhì) 上相等的間距均勻地間隔開。各種典型實施例涉及集成電路(IC)器件，包括襯底；地線；至少一個電源；以 及第一邏輯門，包括具有第一溝道長度的MOSFET ；第二邏輯門，包括具有第二溝道長度的 M0SFET，其中所述第二溝道長度可以在所述第一溝道長度的1. 1倍至2倍之間，并且相對于 由第一邏輯門產(chǎn)生的泄露電流在第二邏輯門中產(chǎn)生減小的泄露電流；以及隔離MOSFET對， 設(shè)置在所述第一邏輯門和所述第二邏輯門的左右兩側(cè)，其中所有MOSFET的中心線按照實 質(zhì)上相等的間距均勻地間隔開。各種典型實施例涉及一種利用互補金屬氧化物半導(dǎo)體(CM0Q技術(shù)制造集成電路 (IC)的方法，使得泄露電流最小化，所述方法包括在襯底上制造地和至少一個電源；制造 第一邏輯門，第一邏輯門包括具有第一溝道長度的MOSFET ；制造第二邏輯門，第二邏輯門 包括具有第二溝道長度的M0SFET，其中所述第二溝道長度可以在所述第一溝道長度的1. 1 倍至2倍之間，并且相對于由第一邏輯門產(chǎn)生的泄露電流在第二邏輯門中產(chǎn)生減小的泄露電流；以及制造隔離MOSFET對，隔離MOSFET對設(shè)置在所述第一邏輯門和所述第二邏輯門的 左右兩側(cè)，其中所有MOSFET的中心線按照實質(zhì)上相等的間距均勻地間隔開。在各種典型實施例中，所述第二溝道長度實質(zhì)上可以是所述第一溝道長度的1. 5 倍。所述CMOS單元庫或者IC器件可以用于45nm、32nm或22nm的CMOS技術(shù)節(jié)點。所述隔 離MOSFET對可以具有第二溝道長度?？蛇x地，所述隔離MOSFET對可以具有大于所述第二 溝道長度的第三溝道長度。顯然，按照這種方式，各種典型實施例使得能夠減小泄露電流并且實現(xiàn)更小的特 征尺寸。具體地，各種典型實施例可以通過使用長溝道晶體管和門隔離技術(shù)制造MOSFET來 提供這些益處。另外，一些典型實施例提供了邏輯門之間最小化的泄露電流和增加的規(guī)則 性。


為了更好的理解各種典型實施例，參考附圖，其中圖1示出了三個MOSFET的示例布置。圖2示出了包括四個邏輯門的CMOS庫的第一示例體系結(jié)構(gòu)。圖3示出了包括四個邏輯門的CMOS庫的第二示例體系結(jié)構(gòu)。圖4示出了泄露電流和良好偏置的電壓(well-bias voltage)之間的示例關(guān)系。
具體實施例方式現(xiàn)在參考附圖，其中相似的參考數(shù)字指的是相似的部件或步驟，這里公開了各種 典型實施例的主要方面。圖1示出了三個MOSFET 120、130和140的示例布置100。圖1提供了三個MOSFET 120、130和140的示例模型，在整個發(fā)明公開中說明在其 他地方使用的術(shù)語間距、長度和寬度的適用性。在制造IC期間，首先限定擴散區(qū)110。擴散 區(qū)110的寬度限定了在擴散區(qū)110內(nèi)創(chuàng)建的所有晶體管的最終寬度。接下來可以將“多晶硅”線沉積到擴散區(qū)110上，以創(chuàng)建M0SFET。對于本領(lǐng)域普通 技術(shù)人員清楚明白的是，所述“多晶硅”線也可以由金屬制成。在這種更加新近的CMOS技 術(shù)節(jié)點中，可以將諸如氧化鉿(HfO2)之類的材料用于形成晶體管門隔離(transistor gate isolation)0“多晶硅”線與擴散區(qū)110的每一個交叉限定了 M0SFET，而與“多晶硅”線實際上是 否由金屬、導(dǎo)電層的堆疊或一些其他物質(zhì)形成無關(guān)。兩條“多晶硅”線的中心線之間的距離 限定了稱作間距的術(shù)語。這里，M0SFET120和130之間的間距實質(zhì)上與MOSFET 130和140 之間的間距相同。“多晶硅”線的寬度限定了每一個MOSFET的溝道長度。這里，稱作Lplus晶體管 的MOSFET 120和140的長度明顯大于稱作Lnominal晶體管的MOSFET 130的長度。通常， MOSFET 130具有更大的泄露電流和速度，而MOSFET 120和140具有減小的泄露電流和速 度。這樣，在選擇MOSFET長度時在速度和泄露之間存在設(shè)計權(quán)衡。Lplus和Lnominal之間的相對長度比率可以依賴于期望的泄流電流、速度和其他 參數(shù)而變化。通常，所述比率可以在1. 1和2.0之間變化。例如，比率1.5可能對于45nm節(jié)點的CMOS技術(shù)是最優(yōu)的。更大的比率對于32nm CMOS技術(shù)節(jié)點和后續(xù)的CMOS技術(shù)節(jié)點 的進一步減小泄流電流而言是必要的。圖2示出了包括四個邏輯門的CMOS庫200的第一示例體系結(jié)構(gòu)。CMOS單元庫200可以用于要求顯著增加庫規(guī)則性的半導(dǎo)體制造工藝。例如，CMOS 單元庫200可以用于45nmCM0S技術(shù)節(jié)點。備選地，通過適當(dāng)?shù)目s放，CMOS單元庫200可以 用于32nm CMOS技術(shù)節(jié)點和后續(xù)的CMOS技術(shù)節(jié)點，例如如下所述的22、16甚至Ilnm的技 術(shù)節(jié)點。為了在45nmCM0S技術(shù)節(jié)點中使用CMOS單元庫200，增加標(biāo)準(zhǔn)單元的規(guī)則性，這可 以產(chǎn)生改進的特性。門隔離體系結(jié)構(gòu)可以包括將截止的MOSFET規(guī)則地間隔開，以隔離各個 單獨的邏輯門。這種體系結(jié)構(gòu)可以顯著地小于傳統(tǒng)淺溝隔離(Shallow Trench Isolation, STI)和硅的本地氧化(LOCal Oxidation of Silicon, L0C0S)體系結(jié)構(gòu)。這種門隔離技術(shù)可能不能高效地用于傳統(tǒng)高Vt晶體管。高Vt掩模圖案可能要求 在高Vt晶體管兩側(cè)都需要相對較大的重疊。因此，可能顯著地增加了晶體管間距和總的硅 面積。示例的CMOS單元庫200也可以用于32nm CMOS技術(shù)節(jié)點?？赡苄枰碌墓饪坛?像方案。緊湊的門間距的制造可以使用分裂雙重圖案化(split double patterning)。備 選地，單次曝光可能要求更高指標(biāo)(higher-index)的浸沒液體和透鏡材料。球殼狀碳分子 基Carbon fullerene-based)抗蝕劑材料可以用于允許將MOSFET小型化至32nm及進一 步的CMOS技術(shù)節(jié)點。示例的CMOS單元庫200可以用于22nmCM0S技術(shù)節(jié)點。在該節(jié)點，水浸沒 (water-immersion) 192nm掃描儀和雙重圖案化可能變成過時之選。因此，可能要將更多 的鏡添加到成像透鏡。也可以使用多電子束光刻(multiple-e-beam lithography)。銅 鑲嵌工藝(copper damascene process)可以優(yōu)化對于22nm CMOS技術(shù)節(jié)點的貫穿硅通孔 (through-silicon via, TSV)的制造。示例的CMOS單元庫200可以用于16nm CMOS技術(shù)節(jié)點?？梢詫⒅T如鍺化鍶 (strontium germanide, SrGe)之類的新材料用于這一節(jié)點。SrGe層可以用作硅芯片中的 層間層(interlayer)，將當(dāng)前的處理能力提升到標(biāo)準(zhǔn)半導(dǎo)體水平之上。也可以進行門堆疊 工藝，包括向PMOS FET施加氧化鋁(AWx)帽層(cap)以及向NMOS FET施加氧化鑭(LaOx)帽層。示例的CMOS單元庫200可以用于Ilnm CMOS技術(shù)節(jié)點中?？赡苄枰碌碾娮釉O(shè) 計自動化工具和特殊的圖案化來克服CMOS技術(shù)和傳統(tǒng)光刻的物理限制。諸如基于HfO2的 材料之類的高-k電介質(zhì)可以代替?zhèn)鹘y(tǒng)的二氧化硅(SiO2)柵極電介質(zhì)。用高_k材料代替二 氧化硅柵極電介質(zhì)可以允許更厚的氧化物層，以支持足夠的驅(qū)動電流，從而允許MOSFET以 與更薄S^2層相同的速度運行。除了 Si之外的諸如銦鎵砷(InGaAs)或銦鋁砷(InAlAs) 之類的材料也可以用于允許將性能縮放至Ilnm CMOS技術(shù)節(jié)點。無論CMOS技術(shù)節(jié)點為何，示例的CMOS單元庫200可以包括多對隔離MOSFET 210。 在每一對隔離MOSFET 210中，如圖的上半部分所示的PMOS FET 213可以與電源線Vdd 220 耦接，而如圖的下半部分所示的NMOS FET 216可以與地線GND 230耦接。因為PMOS FET 213與Vdd220耦接以及NMOS FET 216與地GND 230耦接，所以這些MOSFET 210不會作為
7邏輯門操作。而是，隔離MOSFET對210可以設(shè)置在所有邏輯門的任一側(cè)，從而用作門隔離 器。隔離MOSFET對210可以按照實質(zhì)上與在任意兩對隔離MOSFET 210之間出現(xiàn)的邏輯門 相同的間距而被間隔開。隔離MOSFET 210可以具有Lplus溝道。因為在邏輯門中沒有使用隔離MOSFET 210，所以當(dāng)工作速度不是影響因素時，最好最小化隔離MOSFET 210的泄露電流。在一些實 施例中，隔離MOSFET 210可以具有大于Lplus的溝道長度。這些實施例將具有三個溝道長 度Ln0minal、LplUS和用于隔離MOSFET的第三溝道長度，因為基于速度的權(quán)衡將不再是制 造隔離MOSFET 210中的影響因素，所以這將提供最小的泄露電流。在示例的圖案中，CMOS單元庫200可以包括第一對邏輯門240和第二對邏輯門 270。所述第一對邏輯門240可以包括具有Lplus溝道的與非門250和具有Lnominal溝道 的與非門沈0。第二對邏輯門270可以包括具有Lnominal溝道的或非門280和具有Lplus 溝道的與非門四0。盡管示例的CMOS單元庫200可以包括四個邏輯門，對于本領(lǐng)域普通技術(shù)人員而言 清楚明白的是也可以出現(xiàn)其他個數(shù)的邏輯門。此外，CMOS單元庫200可以包括除了與非和 或非門之外的其他邏輯門，例如與門、或門、非門(反相器)、異或門、同門(XNOR gate)和觸 發(fā)器。許多變化也是可能的。例如，復(fù)雜的庫可以包括高達1500個不同的CMOS庫單元。示例的與非門250和示例的與非門260都可以具有第一邏輯輸入A和第二邏輯輸 入B。輸出Z可以出現(xiàn)在金屬線上，所述金屬線與“多晶硅”線分離，所述多晶硅線與擴散區(qū) 交叉以限定M0SFET。對于本領(lǐng)域普通技術(shù)人員而言清楚明白的是，所述金屬線可以由諸如 鋁(Al)或銅(Cu)之類的導(dǎo)電金屬制成。在利用示例與非門250和示例與非門260的母片(master slice)中，MOSFET的 中心線之間的距離限定了間距。與是否使用Lnominal或者Lplus MOSFET無關(guān)，所述間距 可以保持實質(zhì)上相同。因此，這種體系結(jié)構(gòu)可以允許Lnominal標(biāo)準(zhǔn)單元和Lplus標(biāo)準(zhǔn)單元 的均勻映射。Lplus溝道長度可以在Lnominal溝道長度的1. 1至2. 0倍之間。通常，當(dāng)強調(diào)泄 露電流減小時增加溝道長度，當(dāng)更大的MOSFET速度變得必要時減小溝道長度。這樣，Lplus 和Lnominal之間的比率可以變化。在示例實施例中，Lplus溝道長度可以大約是Lnominal 溝道長度的1.5倍。與非門250可以包括具有Lplus溝道長度的M0SFET，而與非門260可以具有 Lnominal溝道長度。因此，可以針對減小泄露電流來優(yōu)化與非門250，而可以針對更快的操 作來優(yōu)化與非門260。因為隔離MOSFET對210絕不會執(zhí)行邏輯操作，所以它們也可以具有 Lplus溝道長度，從而減小隔離MOSFET對210的亞閾值泄露電流。備選地，隔離MOSFET 210 可以具有大于Lplus的第三溝道長度。如上所述，第二對邏輯門270可以包括具有Lnominal溝道長度的或非門280和具 有Lplus溝道長度的與非門四0。或非門280和與非門四0中每一個均可以包括第一輸入 端子A、第二輸入端子B和輸出端子Z。然而如對于本領(lǐng)域普通技術(shù)人員而言清楚明白的是， 可以將這些教導(dǎo)擴展到其他類型的邏輯門以及接收多于兩個輸入信號的邏輯門。和與非門260類似，或非門280可以具有Lnominal溝道長度。與非門290可以類 似于與非門250，因為與非門250和與非門290都具有Lplus溝道長度。所有這些邏輯門以規(guī)則的間距均勻地間隔開，而與它們是否是邏輯門中的MOSFET還是MOSFET隔離對110中 的MOSFET無關(guān)。通常，Lplus MOSFET可以提供比傳統(tǒng)高Vt晶體管明顯的優(yōu)勢。與高Vt晶體管不 同，Lplus MOSFET不要求在晶體管兩側(cè)有相對較大的重疊。因此，Lplus MOSFET可以顯著 地減小晶體管間距和硅面積。盡管Lplus MOSFET可以具有比傳統(tǒng)晶體管大50%的溝道長度，它們只產(chǎn)生增加 了 10%的晶體管間距。這種影響對于內(nèi)核級上的MOSFET而言甚至更小，因為Lplus晶體管 可以提高門利用率。這種體系結(jié)構(gòu)可以用于多種應(yīng)用。只要MOSFET的總數(shù)不增加，可以產(chǎn)生快速的設(shè) 計派生。因此，可以不需要全新的設(shè)計和平面布圖。圖3示出了包括四個邏輯門的CMOS庫300的第二示例體系結(jié)構(gòu)。如針對CMOS單元庫200如上所述，典型的CMOS單元庫300可以使用各種CMOS技 術(shù)節(jié)點，例如45nm、32nm、22nm、16nm和llnm。無論可應(yīng)用的CMOS技術(shù)節(jié)點為何，CMOS單元 庫300可以包括多對隔離MOSFET 310。在每一對隔離MOSFET 310中，在上半部分中所示的 PMOS FET 313可以與電源線Vdd 320耦接，而在下半部分中所示的NMOS FET 316可以與地 線GND 330耦接。因為PMOS FET 313與Vdd320耦接，而NMOS FET 316與地330耦接，所 以這些MOSFET 310不會作為邏輯門操作。而是，可以將隔離MOSFET對310設(shè)置在所有邏 輯門的任一側(cè)，從而用作門隔離器。隔離MOSFET對310可以按照與在任意兩對隔離MOSFET 310之間出現(xiàn)的邏輯門實質(zhì)上相同的間距而間隔開。在示例的圖案中，CMOS單元庫300可以包括第一對邏輯門340和第二對邏輯門 370。所述第一對邏輯門340可以包括具有Lplus溝道的與非門350和具有Lnominal溝道 的與非門360。第二對邏輯門370可以包括具有Lnominal溝道的三輸入或非門380和具有 Lplus溝道的與非門390。因此，CMOS單元庫300與CMOS單元庫200的不同之處在于使用三輸入或非門380。 該額外輸入的插入不會破壞MOSFET的規(guī)則性。如前所述，CMOS單元庫300中無論在隔離 MOSFET對310中還是在邏輯門中使用的所有MOSFET都按照實質(zhì)上規(guī)則的間隔而均勻地間隔開。圖4示出了泄露電流和良好偏置的電壓之間的示例關(guān)系。如圖4所示，泄露電流(Id。ff)和良好偏置的電壓(Vsb)對于NM0SFET和PMOS FET 而發(fā)生變化。這種變化與溝道長度(L)的不同值成比例。對于Lplus晶體管，從40nm到 60nm的溝道長度的增加可能導(dǎo)致在零良好偏置電壓下泄露電流減小5到10。這種增加對 于45nm CMOS工藝而言是示例性的。泄露電流的這種減小可以與由使用高Vt晶體管的傳統(tǒng)技術(shù)實現(xiàn)的預(yù)期的減小是 可相比的。然而，Lplus晶體管可以允許使用比高Vt晶體管更小的面積。此外，Lplus晶體 管可以顯示出對于工藝參數(shù)擴展的減小的敏感度。因此，利用Lplus晶體管構(gòu)建的電路和 系統(tǒng)可以更加易于大規(guī)模生產(chǎn)。另外，Lplus晶體管更加便宜，這是因為高Vt晶體管的制 造可能要求昂貴的附加掩模步驟。盡管已經(jīng)參考本發(fā)明的示例方面詳細描述了本發(fā)明的各種實施例，應(yīng)該理解的是 本發(fā)明能夠是其他實施例，并且其細節(jié)能夠按照各種不同的方式修改。如本領(lǐng)域普通技術(shù)人員易于理解的，在保持落在本發(fā)明的精神和范圍內(nèi)的同時可以進行各種變化和修改。因 此，上述公開、描述和附圖只是為了說明的目的，并且無論如何都不會限制僅由所附權(quán)利要 求限定的本發(fā)明。
權(quán)利要求
1.一種互補金屬氧化物半導(dǎo)體CMOS單元庫，包括 第一邏輯門，包括具有第一溝道長度的MOSFET ；第二邏輯門，包括具有第二溝道長度的M0SFET，其中所述第二溝道長度在所述第一溝 道長度的1. 1倍至2倍之間，并且相對于由第一邏輯門產(chǎn)生的泄露電流在第二邏輯門中產(chǎn) 生減小的泄露電流；以及隔離MOSFET對，設(shè)置在所述第一邏輯門和所述第二邏輯門的左右兩側(cè)，其中所有 MOSFET的中心線按照實質(zhì)上相等的間距均勻地間隔開。
2.根據(jù)權(quán)利要求1所述的CMOS單元庫，其中所述第二溝道長度實質(zhì)上是所述第一溝道 長度的1.5倍。
3.根據(jù)權(quán)利要求1所述的CMOS單元庫，其中所述CMOS單元庫用于45nmCMOS技術(shù)節(jié)點ο
4.根據(jù)權(quán)利要求3所述的CMOS單元庫，其中所述CMOS單元庫用于32nmCMOS技術(shù)節(jié)點ο
5.根據(jù)權(quán)利要求4所述的CMOS單元庫，其中所述CMOS單元庫用于22nmCMOS技術(shù)節(jié)點ο
6.根據(jù)權(quán)利要求1所述的CMOS單元庫，其中所述隔離MOSFET對具有第二溝道長度。
7.根據(jù)權(quán)利要求1所述的CMOS單元庫，其中所述隔離MOSFET對具有第三溝道長度，并 且所述第三溝道長度大于所述第二溝道長度。
8.一種集成電路IC器件，包括 襯底；地線；至少一個電源；以及第一邏輯門，包括具有第一溝道長度的MOSFET ；第二邏輯門，包括具有第二溝道長度的M0SFET，其中所述第二溝道長度在所述第一溝 道長度的1. 1倍至2倍之間，并且相對于由第一邏輯門產(chǎn)生的泄露電流在第二邏輯門中產(chǎn) 生減小的泄露電流；以及隔離MOSFET對，設(shè)置在所述第一邏輯門和所述第二邏輯門的左右兩側(cè)，其中所有 MOSFET的中心線按照實質(zhì)上相等的間距均勻地間隔開。
9.根據(jù)權(quán)利要求8所述的IC器件，其中所述第二溝道長度實質(zhì)上是所述第一溝道長度 的1.5倍。
10.根據(jù)權(quán)利要求8所述的IC器件，其中所述IC器件用于45nmCMOS技術(shù)節(jié)點。
11.根據(jù)權(quán)利要求10所述的IC器件，其中所述IC器件用于32nmCMOS技術(shù)節(jié)點。
12.根據(jù)權(quán)利要求11所述的IC器件，其中所述IC器件用于22nmCMOS技術(shù)節(jié)點。
13.根據(jù)權(quán)利要求8所述的IC器件，其中所述隔離MOSFET對具有第二溝道長度。
14.根據(jù)權(quán)利要求8所述的IC器件，其中所述隔離MOSFET對具有第三溝道長度，并且 所述第三溝道長度大于所述第二溝道長度。
15.一種利用互補金屬氧化物半導(dǎo)體CMOS技術(shù)制造CMOS單元庫的方法，使得泄露電流 最小化，所述方法包括在襯底上制造地和至少一個電源；制造第一邏輯門，第一邏輯門包括具有第一溝道長度的MOSFET ； 制造第二邏輯門，第二邏輯門包括具有第二溝道長度的M0SFET，其中所述第二溝道長 度在所述第一溝道長度的1. 1倍至2倍之間，并且相對于由第一邏輯門產(chǎn)生的泄露電流在 第二邏輯門中產(chǎn)生減小的泄露電流；以及制造隔離MOSFET對，隔離MOSFET對設(shè)置在所述第一邏輯門和所述第二邏輯門的左右 兩側(cè)，其中所有MOSFET的中心線按照實質(zhì)上相等的間距均勻地間隔開。
16.根據(jù)權(quán)利要求15所述的方法，其中所述CMOS單元庫用于45nmCMOS技術(shù)節(jié)點。
17.根據(jù)權(quán)利要求16所述的方法，其中所述CMOS單元庫用于32nmCMOS技術(shù)節(jié)點。
18.根據(jù)權(quán)利要求17所述的方法，其中所述CMOS單元庫用于22nmCMOS技術(shù)節(jié)點。
19.根據(jù)權(quán)利要求15所述的方法，其中所述隔離MOSFET對具有第二溝道長度。
20.根據(jù)權(quán)利要求15所述的方法，其中所述隔離MOSFET對具有第三溝道長度，并且所 述第三溝道長度大于所述第二溝道長度。
全文摘要
各種示例實施例涉及集成電路的CMOS晶體管陣列的改進制造。使用門隔離體系結(jié)構(gòu)的標(biāo)準(zhǔn)單元中增加的規(guī)則性可以允許特征尺寸的進一步減小。MOSFET可以按照大致相等的間距間隔開，并且具有增加的溝道長度以便減小泄露電流?？梢詫⑦壿嬮T設(shè)計成為了速度而具有額定溝道長度，并且為了減小泄露電流而具有增加的溝道長度。進一步減小泄露電流可以包括針對隔離MOSFET的專用溝道長度。因此，門隔離技術(shù)與按照實質(zhì)上相同間距均勻間隔開的具有長度延長的溝道的MOSFET的組合，可以產(chǎn)生用于先進CMOS技術(shù)節(jié)點的改進標(biāo)準(zhǔn)單元設(shè)計的靈活庫體系結(jié)構(gòu)。
文檔編號H01L21/8238GK102142441SQ20101062162
公開日2011年8月3日 申請日期2010年12月28日 優(yōu)先權(quán)日2009年12月29日
發(fā)明者亨德里庫斯·約瑟夫·瑪莉亞·溫德里克, 萊昂納德斯·亨德里庫斯·瑪莉亞·瑟維特 申請人:Nxp股份有限公司