半導體存儲裝置的制作方法

文檔序號：6986265閱讀：257來源：國知局

專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及如靜態(tài)型隨機存儲器(SRAM)那樣的半導體存儲裝置，尤其涉及位線的電壓控制技術。
背景技術：
近年來，半導體工藝的微細化得到發(fā)展，導致半導體元件的可靠性(針對電氣應力或熱應力等的抗性)降低。一般的如SRAM那樣的半導體存儲裝置中的向存儲器單元寫入數據的方法，通過使被預充電成H電平的位線對中任意一個位線的電位，從H電平成為L電平來執(zhí)行。例如在專利文獻1中公開了一種通過使向存儲器單元寫入數據時的位線的電位成為比OV低的負電位，來改善以低電源電壓對存儲器單元的寫入特性的技術。專利文獻1 日本特開2002-298586號公報但是，在專利文獻1中，由于是將位線的電位控制在比OV低的負電位的構成，所以對于之前只被施加了從OV到電源VDD的電位差的晶體管，要施加VDD電平以上的電位差。因此，針對晶體管的電氣應力比以往大，尤其在高電壓時有可能施加晶體管耐壓以上的電壓。而且，如果對應于位線長度長的構成設計了負電位生成電路，則在位線長度短的構成中會具有必要以上的大規(guī)模的負電位生成電路。由此，不僅芯片尺寸增大，而且需要具備生成必要以上的負電位的能力強的電路。因此，在位線上產生過剩降壓，對與位線等連接的晶體管施加不必要的大的電氣應力，這樣會促進元件的可靠性劣化。

發(fā)明內容
鑒于此，本發(fā)明的目的在于，提供一種能夠改善以低電源電壓對存儲器單元寫入數據的特性、并且可以對各元件抑制可靠性劣化的半導體存儲裝置。鑒于上述目的，本發(fā)明的第一半導體存儲裝置具有第一字線、第一位線對、與所述第一字線以及所述第一位線對連接的第一存儲器單元、選擇所述第一位線對中的任意一個位線的第一選擇電路、和經由所述第一選擇電路與所述第一位線對連接的寫入電路，所述寫入電路具備將所述第一位線對中的被所述第一選擇電路選擇出的位線的電位控制在第一電位的第一控制電路、和將所述選擇出的位線的電位控制在比所述第一電位低的第二電位的可變電容電容器，所述可變電容電容器的電容根據施加電壓而變化，由此調整所述第二電位。本發(fā)明的第二半導體存儲裝置具有第一字線、第一位線對、與所述第一字線以及所述第一位線對連接的第一存儲器單元、選擇所述第一位線對中的任意一個位線的第一選擇電路、經由所述第一選擇電路與所述第一位線對連接的寫入電路、和檢測電源電壓是否在規(guī)定電壓值以上的電源電壓檢測器，所述寫入電路具備將所述第一位線對中被所述第一選擇電路選擇出的位線的電位控制在第一電位的第一控制電路、將所述選擇出的位線的電位控制在比所述第一電位低的第二電位的第二控制電路、和被所述電源電壓檢測器的輸出信號控制在第三電位的第三控制電路，所述第二控制電路與所述第三控制電路相互并聯連接。本發(fā)明的第三半導體存儲裝置具有全局位線對、預充電控制信號、與所述全局位線對以及所述預充電控制信號連接的一個以上的分級陣列、和選擇對哪個分級陣列進行寫入的寫入陣列選擇信號，所述分級陣列的每一個具備局部位線對、與所述局部位線對連接的存儲器陣列、與所述預充電控制信號以及所述局部位線對連接的預充電電路、選擇所述局部位線對中的任意一個局部位線的局部位線選擇開關、和分級寫入電路，所述分級寫入電路與所述寫入陣列選擇信號連接，由含有晶體管元件的第一控制電路和含有電容元件的第二控制電路構成。本發(fā)明的第4半導體存儲裝置具有全局位線對、與所述全局位線對連接的一個以上的分級陣列、和選擇對哪個分級陣列進行寫入的寫入陣列選擇信號，所述分級陣列的每一個具備局部位線對、與所述局部位線對連接的存儲器陣列、進行所述局部位線對的控制的局部位線控制電路、和分級寫入電路，所述分級寫入電路與所述寫入陣列選擇信號連接，由含有晶體管元件的第一控制電路和含有電容元件的第二控制電路構成。(發(fā)明效果)本發(fā)明能夠實現以低電源電壓向存儲器單元寫入數據的特性得以改善，同時可對各元件抑制可靠性劣化的半導體存儲裝置。

圖1是表示實施方式1的半導體存儲裝置的構成的電路圖。圖2是表示實施方式1的半導體存儲裝置的動作的波形圖。圖3是實施方式1的半導體存儲裝置的布局配置圖。圖4是表示實施方式1涉及的半導體存儲裝置中包含的箝位電路的具體構成的電路圖的一例。圖5是表示實施方式1涉及的半導體存儲裝置中包含的箝位電路的具體構成的電路圖的另一例。圖6是實施方式1涉及的半導體存儲裝置中包含的箝位電路所含有的N型DMOS 晶體管的具體構造圖。圖7是實施方式1涉及的半導體存儲裝置中包含的箝位電路所含有的P型DMOS 晶體管的具體構造圖。圖8是實施方式1涉及的半導體存儲裝置中包含的箝位電路所使用的DMOS晶體管的特性圖。圖9是表示實施方式1涉及的半導體存儲裝置中包含的箝位電路的具體構成的電路圖的又一例。圖10是表示實施方式1涉及的半導體存儲裝置中包含的箝位電路的具體構成的電路圖的另一例。圖11是表示實施方式2的半導體存儲裝置的構成的電路圖。圖12是表示實施方式3的半導體存儲裝置的構成的電路圖。7
圖13是表示實施方式4的半導體存儲裝置的構成的電路圖。圖14是表示實施方式5的半導體存儲裝置的構成的電路圖。圖15是表示實施方式5的半導體存儲裝置的構成的電路圖的另一例。圖16是表示實施方式6的半導體存儲裝置的構成的電路圖。圖17是表示實施方式6的半導體存儲裝置的構成的電路圖的另一例。圖18是表示實施方式7的半導體存儲裝置的構成的電路圖。圖19是表示實施方式8的半導體存儲裝置的構成的電路圖。圖20是表示實施方式9的半導體存儲裝置的布局配置的圖。圖21是表示實施方式10的半導體存儲裝置的布局配置的圖。圖22是表示實施方式11的半導體存儲裝置的布局配置的圖。圖中100-存儲器單元；101-預充電電路；102-列選擇電路；103A E、104-箝位電路；105-升壓電路；110-輸入電路；115-電源電壓檢測器；120-輸入電路；200A F-分級陣列；201-預充電電路；202A B-分級寫入電路；203-局部位線選擇開關；204-局部位線控制電路；205-陣列選擇電路；206-局部位線選擇電路；210A、210C-分級陣列(無分級寫入電路)；220-連接器；300A B-分級陣列組；BLl 2、/BLl 2-位線；Cll-可變電容元件；C12 14、C21-電容元件；CIN-電容元件控制信號；COUT-電容元件輸出節(jié)點； DLY-延遲元件；GBLl 4、/GBLl 4-全局位線；INVl U INV21 22-反相器；LBLl 4、 /LBLl 4-局部位線；MA21-存儲器陣列；PCG-預充電控制信號；QAN21 M-AND電路； QNll 12-驅動晶體管；QW3 14-訪問晶體管；QW5 18、QN21 25-N型MOS晶體管； QPll 12-負載晶體管；QP13 14、QP21 25-P型MOS晶體管；QND-N型DMOS晶體管； QPD-P型DMOS晶體管；VDD-電源；WASl 2-寫入陣列選擇信號；WLl 2-字線；WTl 2、 /WTl 2-寫入控制信號。
具體實施例方式下面，根據附圖對本發(fā)明的實施方式進行詳細說明。其中，在以下的各實施方式中，針對與其他實施方式具有同樣功能的構成要素，賦予了同一符號并省略說明?！秾嵤┓绞?》圖1是本發(fā)明的實施方式1涉及的半導體存儲裝置的構成圖。圖1所示的半導體存儲裝置由分別具備驅動晶體管QN11、QN12、訪問晶體管QN13、QN14及負載晶體管QP11、 QP12的存儲器單元100 ；分別具備P型MOS晶體管QP13、QP14的預充電電路101 ；分別具備 N型MOS晶體管QN15、QN16的列選擇電路102 ；具備可變電容元件Cll及N型MOS晶體管 QNl7的箝位電路103A ；和輸入電路110構成。并且jLl 2表示字線，BLl 2、/BLl 2表示位線，PCG表示預充電控制信號， WTl 2、/WTl 2表示寫入控制信號，CIN表示電容元件控制信號，COUT表示電容元件輸出節(jié)點，VDD表示電源。對存儲器單元100而言，由負載晶體管QPll與驅動晶體管QN11、負載晶體管QP12 與驅動晶體管QN12分別構成反相器，將各個反相器的輸入輸出端子連接，構成了觸發(fā)器 (flip flop)。利用該觸發(fā)器進行數據的存儲保持。而且，訪問晶體管QN13、QN14的柵極端子與字線WL1(WL2)連接，漏極端子與位線BL1、/BL1(BL2、/BL2)分別連接。另外，訪問晶體管QN13、QN14的源極端子分別與所述反相器的輸入輸出端子連接。數據向存儲器單元100的寫入通過在使被選擇的字線WLl (WL2)從L電平成為H 電平的狀態(tài)(活性狀態(tài))下，將預先被預充電為H電平的位線BL1、/BL1(BL2、/BL2)中的一條位線的電位從H電平設為L電平來實現。預充電電路101構成為將P型MOS晶體管QP13、QP14分別連接到電源VDD與位線 BLU/BLKBL2./BL2)之間，在各自的柵極端子上連接預充電控制信號PCG。該預充電電路 101在字線WLl (WL2)處于非活性狀態(tài)時，將預充電控制信號PCG設為L電平，使P型MOS晶體管0 13、0 14導通，將位線虬1、/81^1 !^、/^!^)預充電為H電平。在字線WLl (WL2)成為活性狀態(tài)時，將預充電控制信號PCG設為H電平，使P型MOS晶體管QP13、QP14截止，成為不對位線BL1、/BLl (BL2、/BL2)造成影響的狀態(tài)。列選擇電路102構成為將N型MOS晶體管QN15、QNl6分別連接到位線BL1、/ BLl (BL2./BL2)與電容元件輸出節(jié)點COUT之間，并在各自的柵極端子上分別連接寫入控制信號WTl、/WTl (WT2./WT2)。該列選擇電路102選擇位線BLl、/BLl (或BL2、/BL2)，對連接在所選擇的位線上的存儲器單元100，進行寫入H或L中任意一方的數據的控制。例如，說明對位線BL1、/BL1上的由字線WLl選擇的存儲器單元100，寫入L電平的數據的情況。該情況下，在將預充電控制信號PCG設為H電平之后，僅將寫入控制信號WTl 設為H電平(此時，其他的寫入控制信號/WT1、WT2、/WT2為L電平)，接著，通過將字線WLl 設為H電平，可以對存儲器單元100進行L電平的數據的寫入。箝位電路103A構成為將可變電容元件Cll連接到電容元件輸出節(jié)點COUT與電容元件控制信號CIN之間，N型MOS晶體管QN17被連接在電容元件輸出節(jié)點COUT與接地電源之間，并在其柵極端子上連接電容元件控制信號CIN。下面，對如上述那樣構成的本實施方式所涉及的半導體存儲裝置的動作進行說明。首先，說明字線WL1、WL2處于非活性狀態(tài)的情況。該情況下，所有的字線WLl、ffL2為L 電平，被這些字線控制的所有存儲器單元100處于非選擇狀態(tài)(不進行寫入也不進行讀出的狀態(tài))。而且預充電控制信號PCG為L電平，被該預充電控制信號PCG控制的預充電電路 101處于活性狀態(tài)，將所有的位線BL1、/BL1、BL2、/BL2預充電成H電平。并且，所有的寫入控制信號WT1、/WT1、WT2、/WT2為L電平，被這些寫入控制信號控制的所有列選擇電路102 處于非活性狀態(tài)。另外，電容元件控制信號CIN為H電平，N型MOS晶體管QN17導通，將電容元件輸出節(jié)點COUT放電成為L電平。接著，對字線WLl (或WL2)處于活性狀態(tài)、向存儲器單元100寫入數據時的動作進行說明。此時的各信號波形表示于圖2。預充電控制信號PCG從L電平變?yōu)镠電平，被該預充電控制信號PCG控制的所有預充電電路101處于非活性狀態(tài)。例如，字線WLl被選擇，該字線WLl變?yōu)镠電平，使得訪問晶體管QN13、QN14導通。另外，例如在時刻t0寫入控制信號WTl被選擇，該寫入控制信號WTl變?yōu)镠電平，使得與位線BLl連接的列選擇電路102 的N型MOS晶體管QN15導通，位線BLl與電容元件輸出節(jié)點COUT經由該N型MOS晶體管 QNl5而連接。在該時刻，由于電容元件控制信號CIN為H電平、N型MOS晶體管QNl7導通，所以經由該N型MOS晶體管QN17，位線BLl的電荷被抽出，在經過規(guī)定時間后，位線BLl的電位成為L電平。
在位線BLl的電位變?yōu)長電平之后，在時刻tl (t0 < tl)，電容元件控制信號CIN從 H電平變化為L電平。由于電容元件控制信號CIN變成L電平，所以N型MOS晶體管QNl7 截止。同時，由于電容元件控制信號CIN從H電平(VDD)向L電平(OV)遷移，所以如果將可變電容元件Cll的電容設為Ce，則CcXVDD量的電荷從由位線BL1、電容元件輸出節(jié)點 COUT和被選擇的存儲器單元100的存儲節(jié)點(該情況下訪問晶體管QN13的源極端子的節(jié) 點)中存在的所有電容(設為電容Cl)保存的電荷量中被抽出。即，通過電容Cc與電容Cl 保存的電荷的分配，位線BLl等的電位從OV變?yōu)?(Ce X VDD) / (Cc+Cl)的負電位。通過所選擇的位線BLl的電位成為比OV低的負電位，使得被選擇的存儲器單元 100中的訪問晶體管QN13的電導變大。即，與被選擇的位線的電位只降低到OV的半導體存儲裝置相比，能夠以低的電源電壓向存儲器單元100寫入數據。通過如上所述那樣使被選擇的位線BLl的電位成為負電位，來進行數據向存儲器單元100的寫入。對此時的箝位電路103A的動作進行說明?？梢灾獣援斚虼鎯ζ鲉卧?00寫入數據時，在被選擇的位線(該情況下為BLl)、電容元件輸出節(jié)點C0UT、被選擇的存儲器單元100 的存儲節(jié)點(該情況下為訪問晶體管QN13的源極端子)成為負電位的情況下，針對與各自的節(jié)點連接的各元件的電氣應力，比位線的電位只下降到OV的半導體存儲裝置大。進而在生成負電位的電容元件Cll總是保持了一定電容Ce’的情況下，由于由電容元件Cll生成的負電位(VBB = - (Ce，XVDD)/(Ce’ +Cl))和電源電壓VDD成比例，所以在是高電壓電源的情況下，對與成為負電位的節(jié)點連接的各元件施加的電位差(VDD-VBB) 過大，有可能招致元件可靠性劣化。在電源電壓VDD高的情況下，由于在訪問晶體管QN13、 QN14中能夠確保足夠的電導，所以可以在不將被選擇的位線的電位降壓到負電位的情況下對存儲器單元100進行數據的寫入。因此，僅在電源電壓VDD低的情況下將被選擇的位線的電位設為負電位即可，在電源電壓VDD高時希望抑制負電位的發(fā)生量。在使用了具有電源電壓依存性的可變電容元件Cll作為負電位生成用的電容元件的情況下，隨著被施加的電壓成為高電壓，元件的電容減少。由此，由于可變電容元件Cll 的抽出電荷的能力降低，導致生成的負電位減少，所以能夠將被選擇的位線等控制在比以往高的電位。接著，如圖2所示，在數據向存儲器單元100的寫入結束后，在時刻t2字線WLl從 H電平變化為L電平，所有的存儲器單元100處于非選擇狀態(tài)。而且，寫入控制信號WTl從H 電平變化為L電平，所有的列選擇電路102處于非活性狀態(tài)。并且，電容元件控制信號CIN 從L電平變化為H電平，N型MOS晶體管QN17導通，將電容元件輸出節(jié)點COUT放電成L電平。然后，在時刻t3，預充電控制信號PCG從H電平變化為L電平，所有的預充電電路101 處于活性狀態(tài)，將所有的位線預充電為H電平。下面敘述以上所示的本實施方式的效果。首先，在電源電壓VDD低的情況下，可以如以往那樣改善數據向存儲器單元100的寫入特性。并且，由于在電源電壓VDD變高的情況下，可以將向存儲器單元100寫入數據的動作時所選擇的位線等中產生的電位，控制在比以往高的電位，所以能夠降低針對與被選擇的位線等連接的各元件的電氣應力，從而可以抑制可靠性劣化。另外，在圖1中，對于取入向存儲器單元100寫入的數據的1個輸入電路110有2 個位線對，被降壓成負電位的位線為1條，但只要與同一輸入電路Iio連接，也可以為3對以上，被降壓為負電位的位線通常為1條。因此，對于每個單一的輸入電路110只要有1個寫入電路、即箝位電路103A即可，能夠節(jié)省面積。此時，通過如圖3所示那樣將寫入電路與輸入電路相鄰配置，可以削減布線的迂回，能夠進一步實現面積節(jié)省。下面，表示上述實施方式中的箝位電路103A的具體例。圖4、圖5是利用DMOS (雙擴散MOQ晶體管實現了圖1中的箝位電路103A的圖。圖4中的箝位電路10 通過將N型DMOS晶體管QND的源極、漏極、基板與電容元件控制信號CIN連接，將其柵極端子與電容元件輸出節(jié)點COUT連接，將N型MOS晶體管 QN17連接到電容元件輸出節(jié)點COUT與接地電源之間，并在其柵極端子上連接電容元件控制信號CIN而構成。圖5中的箝位電路103C通過將P型DMOS晶體管QPD的源極、漏極、基板與電容元件輸出節(jié)點COUT連接，將其柵極端子與電容元件控制信號CIN連接，將N型MOS晶體管 QN17連接到電容元件輸出節(jié)點COUT與接地電源之間，并在其柵極端子上連接電容元件控制信號CIN而構成。圖6表示了圖4中使用的N型DMOS晶體管QND的構造，圖7表示了圖5中使用的 P型DMOS晶體管QPD的構造。另外，圖8中表示了 DMOS晶體管QND、QPD的特性。隨著對 DMOS晶體管QND、QPD的施加電壓VDD變高，元件電容C減少，在某一電壓以上，元件電容C 飽和。此時，在低電壓動作晶體管中使用的氧化膜厚下，導致元件電容C的飽和以低電壓發(fā) 生，即使在想要抑制降壓量的高電壓區(qū)域施加電壓VDD發(fā)生變化，也不會發(fā)生降壓量的抑制。與之相對，通過使DMOS晶體管QND、QPD的氧化膜的膜厚與LSI的IO部晶體管的氧化膜的膜厚相等，可以使飽和區(qū)域移動到高電壓，如果在高電壓區(qū)域施加電壓VDD也變化，則元件電容C發(fā)生變化，能夠控制降壓量，可以抑制可靠性劣化。通過采用圖4或圖5那樣的構成，由于隨著向DMOS晶體管QND、QPD輸入的信號、即電容元件控制信號CIN的電壓變高，DMOS晶體管QND、QPD的耗盡層的厚度增加，所以DMOS 晶體管QND、QPD的電容降低。由此，DMOS晶體管QND、QPD的抽出電荷的能力降低，高電壓時由DMOS晶體管QND、QPD生成的負電位與以往相比被抑制，能夠對各元件抑制可靠性劣化。圖9、圖10是使用DMOS晶體管實現了圖1中的箝位電路103A的另一圖。在圖9、圖10中，箝位電路103D、103E通過將恒定電容元件C12與DMOS晶體管QND、QPD并聯連接而構成。由于DMOS晶體管QND、QPD的電容比MOS晶體管小，所以如果為了生成必要的負電位而想要獲得足夠的電容，則有可能增大DMOS晶體管QND、QPD的尺寸。鑒于此，通過并用恒定電容元件C12，能夠在低電壓時以小面積產生必要的負電壓，進而通過在高電壓時減少 DMOS晶體管QND、QPD的電容，與以往相比可抑制生成的負電位，針對各元件能夠抑制可靠性劣化?！秾嵤┓绞?》圖11是本發(fā)明的實施方式2涉及的半導體存儲裝置的構成圖。圖11所示的半導體存儲裝置由分別具備驅動晶體管QN11、QN12、訪問晶體管QN13、QN14、負載晶體管QP11、 QP12的存儲器單元100 ；分別具備P型MOS晶體管QP13、QP14的預充電電路101 ；分別具備 N型MOS晶體管QN15、QN16的列選擇電路102 ；和箝位電路104構成。箝位電路104具備由電容元件C13及反相器INVll構成的升壓電路105、電源電壓檢測器115、N型MOS晶體11管QN17、QN18、和電容元件C14。并且jLl 2表示字線，BLl 2、/BLl 2表示位線，PCG表示預充電控制信號， WTl 2、/WTl 2表示寫入控制信號，CIN表示電容元件控制信號，COUT表示電容元件輸出節(jié)點，VDD表示電源。對存儲器單元100而言，由負載晶體管QPll與驅動晶體管QN11、負載晶體管 QP12與驅動晶體管QN12分別構成反相器，將各個反相器的輸入輸出端子連接，構成了觸發(fā)器。由該觸發(fā)器進行數據的存儲保持。而且，訪問晶體管QN13、QN14的柵極端子與字線 WLl (WL2)連接，漏極端子分別與位線BL1、/BL1(BL2、/BL2)連接。另外，訪問晶體管QN13、 QN14的源極端子與所述反相器的輸入輸出端子分別連接。數據向存儲器單元100的寫入通過在將所選擇的字線WLl (WL2)從L電平設為H 電平的狀態(tài)(活性狀態(tài))下，使預先被預充電為H電平的位線BL1、/BL1(BL2、/BL2)中的一條位線的電位，從H電平變?yōu)長電平來實現。預充電電路101構成為將P型MOS晶體管QP13、QP14分別連接到電源VDD與位線 BLU/BLKBL2./BL2)之間，在各自的柵極端子上連接預充電控制信號PCG。該預充電電路 101在字線WLl (WL2)處于非活性狀態(tài)時，將預充電控制信號PCG設為L電平，使P型MOS晶體管0 13、0 14導通，將位線虬1、/81^1 !^、/^!^)預充電為H電平。在字線WLl (WL2)變為活性狀態(tài)時，將預充電控制信號PCG設為H電平，使P型MOS晶體管QP13、QP14截止，成為不對位線BL1、/BLl (BL2、/BL2)造成影響的狀態(tài)。列選擇電路102構成為將N型MOS晶體管QN15、QN16分別連接到位線BL1、/ BLl (BL2./BL2)與電容元件輸出節(jié)點COUT之間，并在各自的柵極端子上分別連接寫入控制信號WTl、/WTl (WT2./WT2)。該列選擇電路102選擇位線BLl、/BLl (或BL2、/BL2)，對在所選擇的位線上連接的存儲器單元100，進行H或L中任意一個的數據寫入。例如，說明對位線BL1、/BL1上的由字線WLl選擇的存儲器單元100，寫入L電平的數據的情況。該情況下，在將預充電控制信號PCG設為H電平之后，只將寫入控制信號WTl 設為H電平(此時，其他的寫入控制信號/WT1、WT2、/WT2為L電平)，接著，通過將字線WLl 設為H電平，可以對存儲器單元100進行L電平的數據的寫入。箝位電路104構成為在電容元件控制信號CIN與電容元件輸出節(jié)點COUT之間連接電容元件C14，N型MOS晶體管QN18與升壓電路105串聯連接后與該電容元件C14并聯連接，在N型MOS晶體管QN18的柵極端子上連接電源電壓檢測器115。此時，N型MOS晶體管QN18接收來自電源電壓檢測器115的信號，控制升壓電路105與電容元件控制信號CIN 的連接、斷開。而且，構成為電容元件輸出節(jié)點COUT的電壓基于升壓電路105的驅動而升壓。下面，對如上述那樣構成的本實施方式所涉及的半導體存儲裝置的動作進行說明。首先，在寫入動作時電容元件控制信號CIN從H電平變化為L電平，在被選擇的位線等中電荷被電容元件C14抽出，降壓成負電位。此時，在電源電壓VDD為高電壓時以外的情況下，由于電源電壓檢測器115輸出非使能(disenable)信號，N型MOS晶體管QN18截止，所以升壓電路105切斷與電容元件控制信號CIN的連接而不動作，成為不對電容元件輸出節(jié) 點COUT造成影響的狀態(tài)。另一方面，在高電壓時，N型MOS晶體管QN18從電源電壓檢測器115接收使能信號而導通，使得升壓電路105與電容元件控制信號CIN連接。在寫入動作時，電容元件控制信號CIN從H電平變化為L電平，在升壓電路105中，電容元件控制信號CIN的經由N型MOS 晶體管QN18與反相器INVll的信號(該情況下為升壓信號)被輸入到電容元件C13。伴隨著向該電容元件C13施加的電壓的增加，作為輸出目的地而選擇的位線等被施加電荷，從而升壓。因此，與以往相比，能夠抑制對與被選擇的位線等連接的各元件施加的負電位，可以降低可靠性劣化。下面對以上所述的本實施方式的效果進行敘述。在電源電壓VDD為高電壓時以外的情況下，升壓電路105不動作，所選擇的位線等被電容元件C14以與以往相同的量降壓為負電位，從而能夠改善數據向存儲器單元100的寫入特性。并且由于在高電壓時，通過升壓電路105實現升壓，所以被選擇的位線等向負電位的降壓得到抑制，能夠降低與位線等連接的各元件的可靠性劣化?！秾嵤┓绞?》圖12是本發(fā)明的實施方式3涉及的半導體存儲裝置的構成圖。圖12所示的半導體存儲裝置通過具備多個分級陣列200A而構成，所述分級陣列200A具備由多個存儲器單元構成的存儲器陣列MA21、由P型MOS晶體管QP21、QP22、QP23構成的預充電電路201、由電容元件C21、N型MOS晶體管QN23及反相器INV21構成的分級寫入電路202A、和由N型 MOS晶體管QN21、QN22構成的局部位線選擇開關203。并且，LBLl、/LBLl表示局部位線，GBLl、/GBLl表示全局位線，PCG表示預充電控制信號，WASl 2表示寫入陣列選擇信號，COUT表示電容元件輸出節(jié)點，VDD表示電源。存儲器陣列MA21與局部位線LBLl、/LBLl連接，向該存儲器陣列MA21內的存儲器單元的寫入，通過在將所選擇的字線(未圖示)從L電平設為H電平的狀態(tài)(活性狀態(tài)) 下，使預先被預充電為H電平的局部位線LBL1、/LBL1中一根局部位線的電位從H電平變?yōu)?L電平來實現。預充電電路201構成為將P型MOS晶體管QP21、QP22分別連接在電源VDD與局部位線LBLl、/LBLl之間，進而將P型MOS晶體管QP23連接到局部位線LBLl、/LBLl之間，并在各自的柵極端子上連接預充電控制信號PCG。該預充電電路201將預充電控制信號PCG 設為L電平，使P型MOS晶體管QP21、QP22、QP23導通，將局部位線LBLl、/LBLl預充電為 H電平。在向存儲器單元進行寫入時，通過將預充電控制信號PCG設為H電平，由此使P型 MOS晶體管QP21、QP22、QP23截止，成為不對局部位線LBL1、/LBLl造成影響的狀態(tài)。分級寫入電路202A通過反相器INV21與寫入陣列選擇信號WASl (WAS2)連接，將來自該反相器INV21的輸出信號輸入到連接在電容元件輸出節(jié)點COUT與接地電源之間的 N型MOS晶體管QN23的柵極端子、及與電容元件輸出節(jié)點COUT連接的電容元件C21，并分別輸出到電容元件輸出節(jié)點C0UT，由此進行寫入的控制。局部位線選擇開關203通過將N型MOS晶體管QN21、QN22連接到局部位線LBLl、 /LBLl與電容元件輸出節(jié)點COUT之間，并在各自的柵極端子上連接全局位線GBL1、/GBL1而構成。下面，對如上述那樣構成的本實施方式涉及的半導體存儲裝置的動作進行說明。首先，在非寫入時，全局位線GBL1、/GBL1都被保持為L電平。因此，局部位線選擇開關203 的N型MOS晶體管QN21、QN22截止，局部位線LBL1、/LBLl與分級寫入電路202A的連接13被切斷。而且，預充電控制信號PCG為L電平，由該預充電控制信號PCG控制的預充電電路201處于活性狀態(tài)，局部位線LBL1、/LBLl被預充電為H電平。并且，寫入陣列選擇信號 WASl (WAS2)處于L電平，經由反相器INV21被輸入成為H電平的信號的N型MOS晶體管 QN23導通，通過電容元件輸出節(jié)點COUT與接地電源連接，放電成為L電平。在寫入動作時，預充電控制信號PCG遷移成H電平，預充電電路201成為非活性。然后，全局位線GBL1、/GBL1被設置數據(例如對全局位線GBLl設置H電平、對/GBLl設置 L電平)，N型MOS晶體管QN21導通。另一方面，N型MOS晶體管QN22維持截止狀態(tài)。通過 N型MOS晶體管QN21導通，局部位線LBLl與預先經由N型MOS晶體管QN23和接地電源連接的電容元件輸出節(jié)點COUT連接，被放電成L電平。然后，在所選擇的分級陣列200A中，寫入陣列選擇信號WASl從L電平變?yōu)镠電平。此時，N型MOS晶體管QN23與電容元件C21被輸入經過反相器INV21之后的寫入陣列選擇信號WASl的反相信號(從H電平遷移為L電平的信號)。由此，N型MOS晶體管QN23 截止，電容元件輸出節(jié)點COUT與接地電源的連接被切斷。而且，電容元件輸出節(jié)點C0UT、局部位線LBLl與所選擇的存儲器單元的存儲節(jié)點的電荷被電容元件C21抽出，使得處于L電平的局部位線等被降壓成負電位，進行向存儲器單元的寫入。另外，關于非選擇的分級陣列200A，由于寫入陣列選擇信號WAS2保持L電平，被輸入寫入陣列選擇信號WAS2的反相信號的N型MOS晶體管QN23保持導通狀態(tài)，所以局部位線LBLl維持與接地電源的連接而保持L電平。而且，由于不引起電容元件C21對電荷的抽出，所以局部位線LBLl的電位未被降壓為負電位。下面，對以上所示的本實施方式的效果進行敘述。即，本實施方式的目的在于，提供相對于半導體存儲裝置的存儲容量而總為最佳規(guī)模的寫入電路。具有所希望的存儲容量的半導體存儲裝置能夠通過連接多個分級陣列200A來進行設計。因此，由于通過對各分級陣列200A設計最佳規(guī)模的分級寫入電路202A，可以基于分級陣列200A的連接數量的增減來應對半導體存儲裝置的存儲容量的變化，所以可提供總是最佳規(guī)模的分級寫入電路 202A。因此，關于被選擇的分級陣列200A，能夠對局部位線等總是供給最佳的負電位，與局部位線等連接的晶體管不會被附加必要以上的電氣應力。而且，關于非選擇的分級陣列 200A，由于未被降壓為負電位，所以對晶體管施加的電氣應力得以緩和。由此，與現有技術相比能夠抑制可靠性劣化?！秾嵤┓绞?》圖13是本發(fā)明的實施方式4涉及的半導體存儲裝置的構成圖。圖13所示的半導體存儲裝置由多個分級陣列200B構成，所述分級陣列200B具備由多個存儲器單元構成的存儲器陣列MA21、由電容元件C21、N型MOS晶體管QN23及反相器INV21構成的分級寫入電路202A、和由N型MOS晶體管QNM、QN25及P型MOS晶體管QPM、QP25構成的局部位線控制電路204。并且，LBLl、/LBLl表示局部位線，GBLl、/GBLl表示全局位線，WASl 2表示寫入陣列選擇信號，COUT表示電容元件輸出節(jié)點，VDD表示電源。另外，本實施方式與實施方式3的構成相比，由于使局部位線控制電路204具有預充電功能，所以不需要將分級陣列200B縱斷而布線的預充電控制信號PCG。存儲器陣列MA21與局部位線LBLl、/LBLl連接，向該存儲器陣列MA21內的存儲器單元的寫入，通過在將所選擇的字線(未圖示)從L電平設為H電平的狀態(tài)(活性狀態(tài)) 下，將預先被預充電為H電平的局部位線LBL1、/LBL1中一條局部位線的電位從H電平變?yōu)?L電平來實現。在分級寫入電路202A中，反相器INV21與寫入陣列選擇信號WAS1(WAS2)連接，將來自該反相器INV21的輸出信號輸入到連接在電容元件輸出節(jié)點COUT與接地電源之間的 N型MOS晶體管QN23的柵極端子、及與電容元件輸出節(jié)點COUT連接的電容元件C21，并分別輸出到電容元件輸出節(jié)點C0UT，來進行寫入的控制。局部位線控制電路204通過在電源VDD與局部位線LBLl、/LBLl之間分別連接P 型MOS晶體管QPM、QP25，在接地電源與局部位線LBL1、/LBL1之間分別連接N型MOS晶體管QNM、QN25,并在各自的柵極端子上連接全局位線GBL1、/GBLl而構成。下面，對如上述那樣構成的本實施方式涉及的半導體存儲裝置的動作進行說明。首先，在非寫入時，全局位線GBL1、/GBLl都被保持為L電平。因此，在局部位線控制電路 204中，P型MOS晶體管QPM、QP25導通，局部位線LBLl、/LBLl與電源VDD連接，保持H電平。而且，寫入陣列選擇信號WASl (WAS2)處于L電平，經由反相器INV21而被輸入成為H 電平的信號的N型MOS晶體管QN23導通，將電容元件輸出節(jié)點COUT放電成為L電平。在寫入動作時，對全局位線GBL1、/GBLl設置數據(例如對全局位線GBLl設置H 電平、對/GBLl設置L電平)，N型MOS晶體管QNM與P型MOS晶體管QP25成為導通狀態(tài)。由此，局部位線LBLl與預先經由N型MOS晶體管QN23和接地電源連接的電容元件輸出節(jié) 點COUT連接，被放電成為L電平。另一方面，局部位線/LBLl經由P型MOS晶體管QP25與電源VDD連接，保持H電平。然后，在所選擇的分級陣列200B中，寫入陣列選擇信號WASl從L電平變?yōu)镠電平。此時，N型MOS晶體管QN23與電容元件C21被輸入經過反相器INV21之后的寫入陣列選擇信號WASl被反相了的信號(從H電平遷移為L電平的信號)。由此，N型MOS晶體管QN23 截止，電容元件輸出節(jié)點COUT與接地電源的連接被切斷。而且，電容元件輸出節(jié)點C0UT、局部位線LBLl與被選擇的存儲器單元的存儲節(jié)點的電荷被電容元件C21抽出，使得處于L電平的局部位線等被降壓為負電位，來進行寫入。另外，關于非選擇的分級陣列200B，由于寫入陣列選擇信號WAS2保持L電平，被輸入寫入陣列選擇信號WAS2的反相信號的N型MOS晶體管QN23保持導通狀態(tài)，所以局部位線LBLl維持與接地電源的連接而保持L電平。而且，由于不引起電容元件C21對電荷的抽出，所以局部位線LBLl的電位不被降壓為負電位。下面，對以上所示的本實施方式的效果進行敘述。與實施方式3同樣，由于分級寫入電路202A的規(guī)模得到最佳化，所以對局部位線LBL1、/LBLl施加的負電位為必要的最低限度即可，與現有技術相比能夠抑制可靠性劣化。并且，通過預充電控制信號PCG的削減，能夠基于面積節(jié)省、布線混雜的緩和而期待噪聲的降低?！秾嵤┓绞?》圖14是本發(fā)明的實施方式5涉及的半導體存儲裝置的構成圖。圖14所示的半導體存儲裝置通過具備多個分級陣列200C而構成，所述分級陣列200C具備由多個存儲器單元構成的存儲器陣列MA21、由P型MOS晶體管QP21、QP22、QP23構成的預充電電路201、由 N型MOS晶體管QN21、QN22及AND電路QAN21、QAN22構成的陣列選擇電路205、和由電容元件C21、N型MOS晶體管QN23、反相器INV21及延遲元件DLY構成的分級寫入電路202B。并且，LBLl、/LBLl表示局部位線，GBLl、/GBLl表示全局位線，PCG表示預充電控制信號，WASl 2表示寫入陣列選擇信號，COUT表示電容元件輸出節(jié)點，VDD表示電源。存儲器陣列MA21與局部位線LBLl、/LBLl連接，向該存儲器陣列MA21內的存儲器單元的寫入，通過在將所選擇的字線(未圖示)從L電平設為H電平的狀態(tài)(活性狀態(tài))，將預先被預充電為H電平的局部位線LBL1、/LBLl中一條局部位線的電位從H電平變?yōu)長電平來實現。預充電電路201構成為將P型MOS晶體管QP21、QP22分別連接在電源VDD與局部位線LBLl、/LBLl之間，進而將P型MOS晶體管QP23連接到局部位線LBLl、/LBLl之間，并在各自的柵極端子上連接預充電控制信號PCG。該預充電電路201將預充電控制信號PCG 設為L電平，使P型MOS晶體管QP21、QP22、QP23導通，將局部位線LBL1、/LBL1預充電為H 電平。在向存儲器單元進行寫入時，通過將預充電控制信號PCG設為H電平，來使P型MOS 晶體管QP21、QP22、QP23截止，成為不對局部位線LBL1、/LBL1造成影響的狀態(tài)。在分級寫入電路202B中，反相器INV21經由延遲元件DLY與寫入陣列選擇信號 WASl (WAS2)連接，將來自該反相器INV21的輸出信號輸入到連接在電容元件輸出節(jié)點COUT 與接地電源之間的N型MOS晶體管QN23的柵極端子、及與電容元件輸出節(jié)點COUT連接的電容元件C21，并分別輸出到電容元件輸出節(jié)點C0UT，來進行寫入的控制。陣列選擇電路205通過AND電路QAN21、QAN22接收全局位線GBL1、/GBLl的信號與寫入陣列選擇信號WASl (WAS2)，將其輸出給連接在局部位線LBL1、/LBLl與分級寫入電路202B之間的N型MOS晶體管QN21、QN22的柵極端子，來控制局部位線LBLl、/LBLl與分級寫入電路202B的連接、斷開，對進行寫入的分級陣列200C實施選擇。下面，對如上述那樣構成的本實施方式涉及的半導體存儲裝置的動作進行說明。首先，在非寫入動作時，由于寫入陣列選擇信號WASl 2都處于L電平，所以AND電路 QAN2UQAN22的輸出總是為L電平，N型MOS晶體管QN21、QN22截止，局部位線LBL1、/LBL1 與分級寫入電路202B的連接被切斷。而且，預充電控制信號PCG為L電平，由該預充電控制信號PCG控制的預充電電路201處于活性狀態(tài)，局部位線LBL1、/LBL1被預充電成為H電平。接著，對寫入動作時被選擇的分級陣列200C進行說明。此時，預充電控制信號PCG 遷移為H電平，預充電電路201處于非活性。然后，對全局位線GBLl、/GBLl設置數據(例如對全局位線GBLl設置H電平、對/GBLl設置L電平)，隨后，使寫入陣列選擇信號WASl從 L電平變化為H電平。由此，將全局位線GBLl的信號和寫入陣列選擇信號WASl作為輸入的AND電路QAN21處于活性狀態(tài)。另一方面，將全局位線/GBLl的信號和寫入陣列選擇信號WASl作為輸入的AND電路QAN22維持非活性狀態(tài)。由于通過AND電路QAN21被活性化，局部位線LBLl與分級寫入電路202B連接，和預先經由N型MOS晶體管QN23與接地電源連接的電容元件輸出節(jié)點COUT連接，所以局部位線LBLl被放電成為L電平。在利用延遲元件DLY從局部位線LBLl的放電延遲特定時間之后，經過反相器INV21的寫入陣列選擇信號 WASl被反相后的信號(從H電平遷移為L電平的信號)輸入到N型MOS晶體管QN23與電容元件C21。由此，N型MOS晶體管QN23截止，電容元件輸出節(jié)點COUT與接地電源的連接被切斷。而且，電容元件輸出節(jié)點C0UT、局部位線LBLl與所選擇的存儲器單元的存儲節(jié)點的電荷被電容元件C21抽出，局部位線等被降壓為負電位，由此進行寫入。另一方面，關于寫入動作時的非選擇的分級陣列200C，由于AND電路QAN21、QAN22 被輸入L電平作為寫入陣列選擇信號WAS2，處于非活性，所以局部位線LBL1、/LBL1與分級寫入電路202B被切斷。因此，和所選擇的分級陣列200C不同，局部位線LBL1、/LBLl未被從L電平進一步降壓到負電位。即，關于非選擇的分級陣列200C，沒有通過寫入動作和預充電進行局部位線LBLl、/LBLl的充放電。下面，對以上所示的本實施方式的效果進行敘述。即，由于對非選擇的分級陣列 200C而言，未被降壓為負電位，而且對所選擇的分級陣列200C而言，分級寫入電路202B的規(guī)模也被最佳化，所以局部位線LBL1、/LBLl被施加的負電位為必要最低限度即可，與實施方式3同樣，和現有技術相比，能夠抑制可靠性劣化。并且在寫入動作時，關于非選擇的分級陣列200C，由于不進行通過局部位線LBL1、/LBL1的充放電，所以能夠降低耗電。圖15是表示圖14所示的分級陣列200C的另一例的圖。圖15的分級陣列200D 構成為在預充電電路201的P型MOS晶體管QP21、QP22、QP23的柵極端子上，連接寫入陣列選擇信號WASl (WAS2)，以便在針對局部位線LBL1、/LBLl的預充電的控制中也能并用圖14 的分級陣列200C的寫入陣列選擇信號WASl (WAS2)。由此，可以削減預充電控制信號PCG，并基于面積節(jié)省、布線混雜的緩和而期待噪聲的降低?！秾嵤┓绞?》圖16是本發(fā)明的實施方式6涉及的半導體存儲裝置的構成圖。圖16所示的半導體存儲裝置通過具備多個分級陣列200E而構成，所述分級陣列200E具備由多個存儲器單元構成的存儲器陣列MA21、由P型MOS晶體管QP21、QP22、QP23構成的預充電電路201、由電容元件C21、N型MOS晶體管QN23及反相器INV21構成的分級寫入電路202A、和由AND 電路QAN23、QAN24、反相器INV22及N型MOS晶體管QN21、QN22構成的局部位線選擇電路 206。并且，LBL1、/LBL1表示局部位線，GBLl表示單一的全局位線，PCG表示預充電控制信號，WASl 2表示寫入陣列選擇信號，COUT表示電容元件輸出節(jié)點，VDD表示電源。存儲器陣列MA21與局部位線LBLl、/LBLl連接，向該存儲器陣列MA21內的存儲器單元的寫入，通過在將所選擇的字線(未圖示)從L電平設為H電平的狀態(tài)(活性狀態(tài)) 下，將預先被預充電為H電平的局部位線LBL1、/LBL1中一條局部位線的電位從H電平變?yōu)?L電平來實現。預充電電路201構成為將P型MOS晶體管QP21、QP22連接到電源VDD與局部位線 LBLl、/LBLl之間，進而將P型MOS晶體管QP23連接到局部位線LBLl、/LBLl之間，并在各自的柵極端子上連接預充電控制信號PCG。該預充電電路201將預充電控制信號PCG設為 L電平，使P型MOS晶體管QP21、QP22、QP23導通，將局部位線LBLl、/LBLl預充電為H電平。在向存儲器單元進行寫入時，通過將預充電控制信號PCG設為H電平，來使P型MOS晶體管QP21、QP22、QP23截止，成為不對局部位線LBL1、/LBL1造成影響的狀態(tài)。分級寫入電路202A通過反相器INV21與寫入陣列選擇信號WASl (WAS2)連接，將來自該反相器INV21的輸出信號輸入到連接在電容元件輸出節(jié)點COUT與接地電源之間的 N型MOS晶體管QN23的柵極端子、及與電容元件輸出節(jié)點COUT連接的電容元件C21，并分別輸出到電容元件輸出節(jié)點C0UT，來進行寫入的控制。
局部位線選擇電路206的構成如下所述。AND電路QAN23將預充電控制信號PCG 和全局位線GBLl的信號作為輸入信號。另外，AND電路QANM將預充電控制信號PCG和全局位線GBLl的反相信號作為輸入信號。接收這些AND電路QAN23、QANM的輸出信號，N型 MOS晶體管QN21、QN22將局部位線LBL1、/LBLl與電容元件輸出節(jié)點COUT連接或斷開。下面，對如上述那樣構成的本實施方式涉及的半導體存儲裝置的動作進行說明。首先，在非寫入時，全局位線GBLl被保持為L電平，而且預充電控制信號PCG被保持為L電平。由此，AND電路QAN23、QAN24處于非活性，N型MOS晶體管QN21、QN22截止，局部位線 LBLU/LBLl被切斷與分級寫入電路202A的連接。另一方面，預充電電路201活性化，局部位線LBL1、/LBL1被預充電。而且，寫入陣列選擇信號WASl (WAS2)處于L電平，經由反相器 INV21被輸入成為H電平的信號的N型MOS晶體管QN23導通，將電容元件輸出節(jié)點COUT放電成為L電平。在寫入動作時，預充電控制信號PCG遷移為H電平，預充電電路201處于非活性。然后，全局位線GBLl被設置數據(例如對全局位線GBLl設置H電平)。此時，AND電路 QAN23向N型MOS晶體管QN21輸出H電平，該N型MOS晶體管QN21導通。由此，局部位線 LBLl與預先經由N型MOS晶體管QN23和接地電源連接的電容元件輸出節(jié)點COUT連接，被放電成為L電平。另一方面，AND電路QANM向N型MOS晶體管QN22輸出L電平，該N型 MOS晶體管QN22保持截止狀態(tài)，局部位線/LBLl與分級寫入電路202A的連接維持被切斷的狀態(tài)。然后，在所選擇的分級陣列200E中，寫入陣列選擇信號WASl從L電平變?yōu)镠電平。此時，N型MOS晶體管QN23及電容元件C21被輸入經過反相器INV21的寫入陣列選擇信號 WASl被反相了的信號(從H電平遷移為L電平的信號)。由此，N型MOS晶體管QN23截止，電容元件輸出節(jié)點COUT與接地電源的連接被切斷。而且，電容元件輸出節(jié)點C0UT、局部位線LBLl與所選擇的存儲器單元的存儲節(jié)點的電荷被電容元件C21抽出，局部位線等被降壓為負電位，來進行寫入。另外，關于非選擇的分級陣列200E，由于寫入陣列選擇信號WAS2保持L電平，被輸入寫入陣列選擇信號WAS2的反相信號的N型MOS晶體管QN23維持導通狀態(tài)，所以局部位線LBLl維持與接地電源的連接而維持L電平。而且，由于不引起電容元件C21對電荷的抽出，所以局部位線LBLl的電位未被降壓為負電位。下面，對以上所示的本實施方式的效果進行敘述。S卩，由于對非選擇的分級陣列 200E而言，未被降壓為負電位，而且對所選擇的分級陣列200E而言，分級寫入電路202A的規(guī)模也被最佳化，所以局部位線LBL1、/LBLl被施加的負電位為必要最低限度即可，與實施方式3同樣，和現有技術相比，能抑制可靠性劣化。并且，通過全局位線的削減，可以基于面積節(jié)省、布線混雜的緩和而期待噪聲的降低。圖17是表示圖16所示的分級陣列200E的另一例的圖。圖17的分級陣列200F 構成為，為了在對局部位線LBL1、/LBL1的預充電的控制中，也能并用圖16的分級陣列200E 的寫入陣列選擇信號WASl (WAS2)，而設置了由N型MOS晶體管QNM、QN25、P型MOS晶體管 QP24、QP25及AND電路QAN23、QAN24構成的局部位線選擇電路206，一個AND電路QAN23 將寫入陣列選擇信號WASl (WAS2)和全局位線GBLl的信號作為輸入信號，另一個AND電路 QAN24將寫入陣列選擇信號WASl (WAS2)和全局位線GBLl的反相信號作為輸入信號，以這些AND電路QAN23、QAN24的輸出信號控制N型MOS晶體管QN24、QN25及P型MOS晶體管 QP24.QP25的導通。由此，能夠削減預充電控制信號PCG，可基于面積節(jié)省、布線混雜的緩和而期待噪聲的降低?！秾嵤┓绞?》圖18是本發(fā)明的實施方式7涉及的半導體存儲裝置的構成圖。圖18所示的半導體存儲裝置由分級陣列210A、分級寫入電路202A和輸入電路120構成，所述分級陣列 210A分別具備由多個存儲器單元形成的存儲器陣列MA21、預充電電路201、和由N型MOS 晶體管QN21、QN22形成的局部位線選擇開關203。LBLl 4、/LBLl 4表示局部位線， GBLl 4、/GBLl 4表示全局位線，PCG表示預充電控制信號，WASl 2表示寫入陣列選擇信號，VDD表示電源。此時，被從同一輸入電路120輸入數據、且基于同一寫入陣列選擇信號WASl (WAS2)而被選擇的各分級陣列組300A上，分別只連接1個分級寫入電路202A。在與單一的輸入電路120連接的多個全局位線GBLl 4、/GBLl 4中，寫入時被選擇(成為H電平)的只有一個。因此，例如在全局位線GBLl成為H電平時，只有柵極接收到該全局位線GBLl的信號的N型MOS晶體管QN21成為導通狀態(tài)，只有與該全局位線GBLl 連接的分級陣列210A的局部位線LBLl和分級寫入電路202A連接。即，在從同一輸入電路 120被輸入數據、且由同一寫入陣列選擇信號WASl (WAS2)控制的分級陣列組300A內，多個局部位線LBLl 4、/LBLl 4中與分級寫入電路202A連接的總是一個。由此，即使與分級寫入電路202A連接的列數增加，只要向這些列輸入數據的輸入電路120是同一個，則分級寫入電路202A的成為降壓對象的總容量大致一定。因此，例如在對1個輸入電路120連接了 4對全局位線GBLl 4、/GBLl 4的情況下，只要在從同一輸入電路120被輸入數據、且由同一寫入陣列選擇信號WASl (WAS2)控制的由相鄰的4個分級陣列210A構成的分級陣列組300A中具備1個分級寫入電路202A即可，能夠基于分級寫入電路202A的削減，實現面積節(jié)省。《實施方式8》圖19是本發(fā)明的實施方式8涉及的半導體存儲裝置的構成圖。圖19所示的半導體存儲裝置由分級陣列210C、分級寫入電路202B和輸入電路120構成，所述分級陣列210C 分別具備由多個存儲器單元構成的存儲器陣列MA21、預充電電路201、和由N型MOS晶體管QN21、QN22及AND電路QAN21、QAN22構成的陣列選擇電路。LBLl 4、/LBLl 4表示局部位線，GBLl 4、/GBLl 4表示全局位線，PCG表示預充電控制信號，WASl 2表示寫入陣列選擇信號，VDD表示電源。而且，每個單一的輸入電路120只具備1個分級寫入電路 202B。與單一的輸入電路120連接的多個全局位線GBLl 4、/GBLl 4中、在寫入時被選擇(成為H電平)的全局位線只有1根。而且，多個寫入陣列選擇信號WASl 2中寫入時被選擇(成為H電平)的寫入陣列選擇信號只有1個。因此，將全局位線GBLl 4、/ GBLl 4和寫入陣列選擇信號WASl 2作為輸入信號、由取得邏輯積的AND電路QAN21、 QAN22選擇的分級陣列210C，針對1個輸入電路120只為1個。此時，只有被選擇的分級陣列210C的局部位線LBLl (/LBL1)經由N型MOS晶體管QN21 (QN22)與分級寫入電路202B連接。即，在被單一的輸入電路120輸入數據的分級陣列組300B內，多個局部位線LBLl 4、 /LBLl 4中與分級寫入電路202B連接的總是1個。由此，即使與單一的輸入電路120連19接的全局位線數增加，分級寫入電路202B的成為降壓對象的總容量也大致一定。因此，只要針對1個輸入電路120，具備1個分級寫入電路202B即可，能夠基于分級寫入電路202B 的削減，實現面積節(jié)省?！秾嵤┓绞?》圖20是本發(fā)明的實施方式9涉及的半導體存儲裝置的布局配置圖。圖20所示的半導體存儲裝置的布局配置圖通過在各分級陣列200A F的布局中，從分級寫入電路 202A B向兩側布線局部位線LBL1(/LBL1)而構成。即，在各分級陣列200A F中，由于預先在分級寫入電路202A B的兩側配置了存儲器陣列M21，由同一局部位線LBLl (/LBL1) 利用連接器220實現連接，所以能夠同時將同一數據向兩側傳輸。因此，與分級寫入電路 202A B僅配置在存儲器陣列M21的一側時相比，由于信號傳遞距離為其一半即可，所以能夠更高速地進行寫入?！秾嵤┓绞?0》圖21是本發(fā)明的實施方式10涉及的半導體存儲裝置的布局配置圖。圖21所示的半導體存儲裝置的布局配置圖通過在各分級陣列200A F的布局中，在局部位線LBLl (/ LBL1)的兩端配置分級寫入電路202A B，并利用連接器220進行連接而構成。即，在各分級陣列200A F的布局中，預先在存儲器陣列M21的兩端配置了分級寫入電路202A B，各分級寫入電路202A B的元件尺寸為實施方式9中的分級寫入電路202A B的大約一半。在如此配置時，由于從兩端的分級寫入電路202A B向存儲器陣列M21傳輸同一數據，所以與分級寫入電路202A B僅被配置在存儲器陣列M21的一側時相比，信號傳遞距離為一半即可，能夠更高速地進行寫入?！秾嵤┓绞?1》圖22是本發(fā)明的實施方式11涉及的半導體存儲裝置的布局配置圖。圖22所示的半導體存儲裝置的布局配置圖通過在各分級陣列200A F的布局中，在局部位線LBLl (/ LBL1)的一側的端部配置分級寫入電路202A B，并利用連接器220進行連接而構成。艮口，在各分級陣列200A F的布局中，預先在一側的端部配置分級寫入電路202A B，能夠在相鄰的分級陣列200A F中共用分級寫入電路202A B。當在相鄰的分級陣列200A F 中共用分級寫入電路202A B時，各分級寫入電路202A B的元件尺寸為實施方式9中的分級寫入電路202A B的約2倍。當如此配置時，能夠基于與元件的共用化相伴的元件分離區(qū)域的削減等，實現配置效率的提高，可實現面積的節(jié)省。另外，作為上述實施方式4 8中的分級寫入電路202A B的電容元件C21，也可以采用實施方式1中說明的可變電容元件C11。(產業(yè)上的可利用性)如以上說明那樣，本發(fā)明涉及的半導體存儲裝置由于能夠改善以低電源電壓向存儲器單元寫入數據的特性，同時可抑制各元件的可靠性劣化，所以作為靜態(tài)型隨機存儲器 (SRAM)等是有用的。
權利要求
1.一種半導體存儲裝置，具有第一字線、第一位線對、與所述第一字線以及所述第一位線對連接的第一存儲器單元、選擇所述第一位線對中的任意一個位線的第一選擇電路、和經由所述第一選擇電路與所述第一位線對連接的寫入電路，其中，所述寫入電路具備將所述第一位線對中被所述第一選擇電路選擇出的位線的電位控制在第一電位的第一控制電路；和將所述選擇出的位線的電位控制在比所述第一電位低的第二電位的可變電容電容器；所述可變電容電容器的電容根據所述可變電容電容器被施加的電壓而發(fā)生變化，由此調整所述第二電位。
2.根據權利要求1所述的半導體存儲裝置，其特征在于，所述第一位線對中被所述第一選擇電路選擇出的位線的電位，在被所述第一控制電路降壓之后，由所述可變電容電容器控制在所述第二電位。
3.根據權利要求1所述的半導體存儲裝置，其特征在于，所述可變電容電容器是N型DMOS晶體管，所述N型DMOS晶體管的柵極經由所述第一選擇電路與所述第一位線對連接，所述N型 DMOS晶體管的源極及漏極被施加公共的可變電壓。
4.根據權利要求1所述的半導體存儲裝置，其特征在于，所述可變電容電容器是P型DMOS晶體管，所述P型DMOS晶體管的源極及漏極經由所述第一選擇電路與所述第一位線對連接，所述P型DMOS晶體管的柵極被施加可變電壓。
5.根據權利要求1所述的半導體存儲裝置，其特征在于，所述可變電容電容器是N型DMOS晶體管或P型DMOS晶體管，所述N型DMOS晶體管或所述P型DMOS晶體管的氧化膜的膜厚，與搭載所述半導體存儲裝置的LSI的IO部晶體管的氧化膜的膜厚相等。
6.根據權利要求1所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備恒定電容電容器，所述可變電容電容器是N型DMOS晶體管或P型DMOS晶體管，所述恒定電容電容器與所述N型DMOS晶體管或所述P型DMOS晶體管并聯連接。
7.根據權利要求1所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備第二字線、第二位線對、與所述第二字線以及所述第二位線對連接的第二存儲器單元、和選擇所述第二位線對中的任意一個位線的第二選擇電路，所述寫入電路還經由所述第二選擇電路與所述第二位線對連接。
8.根據權利要求7所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備輸入電路，所述寫入電路與所述輸入電路相鄰配置。
9.一種半導體存儲裝置，具有第一字線、第一位線對、與所述第一字線以及所述第一位線對連接的第一存儲器單元、選擇所述第一位線對中的任意一個位線的第一選擇電路、經由所述第一選擇電路與所述第一位線對連接的寫入電路、和檢測電源電壓是否在規(guī)定電壓值以上的電源電壓檢測器，其中，所述寫入電路具備將所述第一位線對中被所述第一選擇電路選擇出的位線的電位控制在第一電位的第一控制電路；將所述選擇出的位線的電位控制在比所述第一電位低的第二電位的第二控制電路；和基于所述電源電壓檢測器的輸出信號而被控制在第三電位的第三控制電路；所述第二控制電路與所述第三控制電路相互并聯連接。
10.根據權利要求9所述的半導體存儲裝置，其特征在于，所述第三控制電路將所述第一位線對中被所述第一選擇電路選擇出的位線的電位，控制在比所述第二電位高的所述第三電位。
11.根據權利要求9所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備第二字線、第二位線對、與所述第二字線以及所述第二位線對連接的第二存儲器單元、和選擇所述第二位線對中的任意一個位線的第二選擇電路，所述寫入電路還經由所述第二選擇電路與所述第二位線對連接。
12.根據權利要求11所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備輸入電路，所述寫入電路與所述輸入電路相鄰配置。
13.一種半導體存儲裝置，具有全局位線對、預充電控制信號、與所述全局位線對以及所述預充電控制信號連接的一個以上的分級陣列、和選擇對哪個分級陣列進行寫入的寫入陣列選擇信號，其中，所述分級陣列的每一個具備局部位線對、與所述局部位線對連接的存儲器陣列、與所述預充電控制信號以及所述局部位線對連接的預充電電路、選擇所述局部位線對中的任意一個局部位線的局部位線選擇開關、和分級寫入電路，所述分級寫入電路與所述寫入陣列選擇信號連接，由含有晶體管元件的第一控制電路和含有電容元件的第二控制電路構成。
14.根據權利要求13所述的半導體存儲裝置，其特征在于，在由所述寫入陣列選擇信號選擇出的所述分級陣列中，所述局部位線選擇開關接收所述全局位線對的信號，選擇所述局部位線對中的任意一個局部位線，將選擇出的局部位線的電位，在由所述第一控制電路控制在第一電位之后利用所述第二控制電路控制在比所述第一電位低的第二電位。
15.根據權利要求13所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備陣列選擇電路，該陣列選擇電路接收所述寫入陣列選擇信號和所述全局位線對的信號，選擇進行寫入的陣列。
16.根據權利要求15所述的半導體存儲裝置，其特征在于，所述寫入陣列選擇信號還作為所述預充電控制信號。
17.根據權利要求13所述的半導體存儲裝置，其特征在于，所述全局位線對被置換成單一全局位線。
18.根據權利要求17所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備局部位線選擇開關，該局部位線選擇開關由所述預充電控制信號或所述寫入陣列選擇信號、以及所述單一全局位線的信號來控制。
19.根據權利要求13所述的半導體存儲裝置，其特征在于，該半導體存儲裝置具有多個輸入電路；和與所述輸入電路的1個以上連接、且由單一的所述寫入陣列選擇信號控制的第一分級陣列組；所述分級寫入電路與所述第一分級陣列組連接。
20.根據權利要求19所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具有與所述輸入電路的1個以上連接的第二分級陣列組，所述分級寫入電路與所述第二分級陣列組連接。
21.根據權利要求20所述的半導體存儲裝置，其特征在于，所述分級寫入電路與所述輸入電路相鄰配置。
22.根據權利要求13所述的半導體存儲裝置，其特征在于，所述分級寫入電路具備延遲元件，在所述第一控制電路驅動了局部位線之后，所述第二控制電路驅動該局部位線。
23.根據權利要求13所述的半導體存儲裝置，其特征在于，使用可變電容電容器作為所述第二控制電路。
24.根據權利要求13所述的半導體存儲裝置，其特征在于，在各分級陣列的布局中，所述局部位線的中央與所述分級寫入電路連接。
25.根據權利要求13所述的半導體存儲裝置，其特征在于，在各分級陣列的布局中，所述局部位線的兩端與所述分級寫入電路連接。
26.根據權利要求13所述的半導體存儲裝置，其特征在于，在各分級陣列的布局中，所述局部位線的一側的端部與所述分級寫入電路連接。
27.一種半導體存儲裝置，具有全局位線對、與所述全局位線對連接的一個以上的分級陣列、和選擇對哪個分級陣列進行寫入的寫入陣列選擇信號，其中，所述分級陣列的每一個具備局部位線對、與所述局部位線對連接的存儲器陣列、進行所述局部位線對的控制的局部位線控制電路、和分級寫入電路，所述分級寫入電路與所述寫入陣列選擇信號連接，由含有晶體管元件的第一控制電路和含有電容元件的第二控制電路構成。
28.根據權利要求27所述的半導體存儲裝置，其特征在于，在由所述寫入陣列選擇信號選擇的所述分級陣列中，所述局部位線控制電路接收所述全局位線的信號，對將所述局部位線維持在H電平還是與所述分級寫入電路連接進行控制，將與所述分級寫入電路連接的所述局部位線的電位，在由所述第一控制電路控制在第一電位之后利用所述第二控制電路控制在比所述第一電位低的第二電位。
29.根據權利要求27所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備陣列選擇電路，該陣列選擇電路接收所述寫入陣列選擇信號和所述全局位線對的信號，選擇進行寫入的陣列。
30.根據權利要求27所述的半導體存儲裝置，其特征在于，所述全局位線對被置換成單一全局位線。
31.根據權利要求30所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具備局部位線控制電路，該局部位線控制電路由所述寫入陣列選擇信號以及所述單一全局位線的信號來控制。
32.根據權利要求27所述的半導體存儲裝置，其特征在于，該半導體存儲裝置具有多個輸入電路；和與所述輸入電路的1個以上連接、且由單一的所述寫入陣列選擇信號控制的第一分級陣列組；所述分級寫入電路與所述第一分級陣列組連接。
33.根據權利要求32所述的半導體存儲裝置，其特征在于，該半導體存儲裝置還具有與所述輸入電路的1個以上連接的第二分級陣列組，所述分級寫入電路與所述第二分級陣列組連接。
34.根據權利要求33所述的半導體存儲裝置，其特征在于，所述分級寫入電路與所述輸入電路相鄰配置。
35.根據權利要求27所述的半導體存儲裝置，其特征在于，所述分級寫入電路具備延遲元件，在所述第一控制電路驅動了局部位線之后，所述第二控制電路驅動該局部位線。
36.根據權利要求27所述的半導體存儲裝置，其特征在于，使用可變電容電容器作為所述第二控制電路。
37.根據權利要求27所述的半導體存儲裝置，其特征在于，在各分級陣列的布局中，所述局部位線的中央與所述分級寫入電路連接。
38.根據權利要求27所述的半導體存儲裝置，其特征在于，在各分級陣列的布局中，所述局部位線的兩端與所述分級寫入電路連接。
39.根據權利要求27所述的半導體存儲裝置，其特征在于，在各分級陣列的布局中，所述局部位線的一側的端部與所述分級寫入電路連接。
全文摘要
本發(fā)明提供一種半導體存儲裝置，具備被配置在字線與位線的交點的存儲器單元(100)、與位線連接的預充電電路(101)、由寫入控制信號控制的列選擇電路(102)、和作為寫入電路而設置的箝位電路(103A)。箝位電路(103A)具有將被選擇的位線的電位控制在第一電位(例如0V)的晶體管(QN17)、和將該被選擇的位線的電位控制在比第一電位低的第二電位(例如負電位)的可變電容元件(C11)。由于采用了可變電容元件(C11)，所以在電源電壓變高的情況下，基于元件電容減少，來抑制從第一電位向第二電位的下降量。
文檔編號H01L21/8244GK102057437SQ201080001799
公開日2011年5月11日申請日期2010年2月10日優(yōu)先權日2009年4月28日
發(fā)明者山上由展, 白濱政則, 藍原智之, 車田?？? 鈴木利一申請人:松下電器產業(yè)株式會社

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