專利名稱：充電保護裝置的制作方法
技術(shù)領域：
本發(fā)明是關于絕緣體上覆娃(silicon-on-insulator ；S0I)半導體裝置，更詳而言之，是關于具有充電保護的SOI裝置，以及其制造技術(shù)。
背景技術(shù)：
于現(xiàn)代集成電路中，個別電路組件(如場效晶體管)的數(shù)量與密度不斷地增加，而導致這些集成電路的效能逐漸改善。提升集成電路的封裝件密度與信號效能必須縮減關鍵特征尺寸(如場效晶體管的柵極長度與溝道長度)，以最小化單一電路組件所占據(jù)的芯片面積并且縮減由經(jīng)延遲的溝道形成(delayed channel formation)所造成的信號傳遞延遲。然而，現(xiàn)階段關鍵特征尺寸正接近0. I微米(ym)或更小，而通過縮減晶體管組件尺寸
所得到的進一步電路效能改善則被塊體硅襯底中所形成的晶體管的寄生電容所部份抵銷。為了滿足日益增加的裝置與電路效能需求，電路設計者已提出新的裝置結(jié)構(gòu)。如同圖I中線101左側(cè)所描繪，一種改善電路(例如CM0S裝置)效能的技術(shù)是于所謂的絕緣體上覆娃(silicon-on-insulator ；S0I)襯底上制造電路。SOI襯底包括形成于塊體襯底105 (例如硅襯底)上的絕緣層103。該絕緣層一般而言是由二氧化硅所形成，而有時被稱作為埋藏氧化層或“box”層。塊體襯底105典型上是經(jīng)P型摻雜的。主動硅層107是形成于該絕緣層上。由淺溝槽隔離結(jié)構(gòu)111所定義、用于場效晶體管裝置的主動區(qū)域109是形成于主動硅層107中。對于N-MOS晶體管而言，該等主動區(qū)域109 (該晶體管的源極與漏極)是經(jīng)N型摻雜的，而該等主動區(qū)域119之間的區(qū)域113是經(jīng)P型摻雜的。再者，形成于柵極絕緣層117上的柵極電極115(例如多晶硅柵極)與該柵極電極兩側(cè)上的側(cè)壁分隔件119是形成于主動硅層107的區(qū)域113上。所產(chǎn)生的晶體管是與晶體管周圍區(qū)域完全電性隔離。與形成于塊體半導體襯底上的習知裝置相反，該SOI裝置的主動區(qū)域的隔離明顯地抑制了習知裝置上已知的寄生效應，如栓鎖(latch-up)及漏電流流入該襯底。相較于形成于塊體半導體襯底上的裝置而言，SOI裝置亦具有較小的寄生電容，因此顯現(xiàn)出經(jīng)改善的高頻效能。此外，由于主動區(qū)域顯著地縮減，故經(jīng)輻射誘發(fā)的電荷載體的產(chǎn)生亦明顯地減少，從而使得SOI裝置極適合應用于輻射密集的環(huán)境中。然而，同樣眾所周知的是，于運作期間，非所欲的電荷可能累積于該晶體管的溝道區(qū)域下方，因此對于晶體管特性產(chǎn)生不利的影響，如臨限電壓、單一晶體管栓鎖(single-transistor-latch-up)及類似特性。再者，于此類SOI結(jié)構(gòu)的制造期間，也可能于裝置上發(fā)生非所欲的充電損害(charge damage)。舉例而言,采用以電衆(zhòng)為基礎的蝕刻制程可能對該SOI裝置的組件(如該柵極絕緣層)造成非所欲的充電損害。對于充電損害的習知解決方法必須形成襯底N+ 二極管，以防止電漿制程對連接至非VSS節(jié)點(非VSS node)的SOI裝置充電，如同對于圖I中線101右側(cè)所描繪者。更詳而言之，N+接點121是形成于經(jīng)P型摻雜的襯底105中，并且經(jīng)由導電接點123與125及金屬線127連接至該SOI裝置(以層間介電材料129 (inter layer dielectric)將該晶體管與金屬線127絕緣)。然而，可發(fā)現(xiàn)到，由于N+接面二極管的低劣性質(zhì)或襯底性質(zhì)與連接的互相影響，使得此種方法有實現(xiàn)上的問題。另外，當設計有高于VSS的虛擬VSS節(jié)點時，P+襯底接點避雷針方法無法對該SOI裝置提供適當?shù)某潆姳Ｗo。因此，需要能夠有效率地對連接至非VSS電路節(jié)點的SOI裝置提供電漿充電保護的方法與裝置，更具體而言，需要更先進的技術(shù)設計。

發(fā)明內(nèi)容
本發(fā)明的一種態(tài)樣是一種半導體裝置制造方法，包括形成用于充電保護的SOI薄膜二極管與P+襯底接點。本發(fā)明的另一態(tài)樣是一種半導體裝置，包括作為充電保護結(jié)構(gòu)的SOI薄膜二極管與P+襯底接點。本發(fā)明的額外態(tài)樣與其它特征將于接下來的說明書中提及，且熟習本領域者將自本發(fā)明接下來的范例與實作而在某種程度上更清楚了解本發(fā)明?？捎诟郊拥臋?quán)利要求中體現(xiàn)并得到本發(fā)明的優(yōu)點。根據(jù)本發(fā)明，能夠在某種程度上達到一些技術(shù)效果的一種方法，包括于塊體硅襯底上形成絕緣層；于該絕緣層上形成主動硅層；于該主動硅層上形成晶體管，該晶體管包含形成于該主動硅層中的源極/漏極區(qū)域；于該主動硅層上形成二極管，該二極管包含兩個主動區(qū)域；以及將該漏極區(qū)域、主動二極管區(qū)域、以及塊體硅層電性連接，以形成充電保護裝置。本發(fā)明的態(tài)樣包含于該晶體管與該二極管上形成層間介電材料；形成穿透該層間介電材料的第一、第二、第三、及第四接點孔；以導電材料填充該第一、第二、第三、及第四接點孔，以形成第一、第二、第三、及第四導電接點；以及于該層間介電材料上形成第一與第二金屬線；其中，該第一導電接點將該第一金屬線與該晶體管的漏極區(qū)域予以連接，該第二導電接點將該第一金屬線與該二極管的一個主動區(qū)域予以連接，該第三導電接點將該第二金屬線與該二極管的第二個主動區(qū)域予以連接，而該第四導電接點將該第二金屬線連接至該塊體娃層。本發(fā)明的另一態(tài)樣包含在形成該層間介電材料層之前，于該晶體管與該二極管間的主動硅層中蝕刻溝槽；以及以絕緣材料填充該溝槽，以形成淺溝槽隔離區(qū)域。本發(fā)明的進一步態(tài)樣包含在填充該第四接點孔之前，透過該第四接點孔將P+摻雜物(例如硼)離子布植于該塊體硅襯底中，以形成襯底接點。本發(fā)明的另一態(tài)樣包含以鎢或多晶硅填充該等接點孔。本發(fā)明的額外態(tài)樣包含圖案化第一金屬(metal I)層，以形成該第一與第二金屬線。本發(fā)明的另一態(tài)樣是一種半導體裝置，包括絕緣體上覆硅(silicon-on-insulator ；S0I)襯底,其包含塊體娃層；主動娃層，是于該SOI襯底上；晶體管，是形成于該主動硅層中，該晶體管包含源極/漏極區(qū)域；以及二極管，是形成于該主動硅層中，該二極管包含兩個主動區(qū)域；其中，該漏極區(qū)域、主動二極管區(qū)域、以及塊體硅層是經(jīng)電性連接以形成充電保護裝置。本發(fā)明的態(tài)樣包含第一、第二、第三、及第四導電接點；以及第一與第二金屬線；其中，該第一導電接點將該第一金屬線與該晶體管的漏極予以連接，該第二導電接點將該第一金屬線與該二極管的一個主動區(qū)域予以連接，該第三導電接點將該第二金屬線與該二極管的第二個主動區(qū)域予以連接，而該第四導電接點將該第二金屬線連接至該塊體硅層。本發(fā)明的進一步態(tài)樣包含該晶體管與該二極管之間的淺溝槽隔離區(qū)域。本發(fā)明的另一態(tài)樣包含該塊體硅層中經(jīng)P+型摻雜的襯底接點，該襯底接點可經(jīng)P型摻雜，并連接至該第四導電接點。本發(fā)明的進一步態(tài)樣包含該晶體管是NMOS晶體管，且一個二極管主動區(qū)域是經(jīng)N+型摻雜，而另一個二極管主動區(qū)域是經(jīng)P+型摻雜。本發(fā)明的額外態(tài)樣包含該第一、第二、第三、及第四導電接點包括鎢或多晶硅，且是形成為穿透該晶體管與該二極管上的該層間介電材料。本發(fā)明的另一態(tài)樣包含該層間介電材料上的第一金屬層圖案，該第一金屬層圖案形成該第一與第二金屬線。通過以下本發(fā)明說明書中以本發(fā)明的最佳模式說明的實施例所詳述的內(nèi)容，熟習本領域者將可輕易了解本發(fā)明的額外態(tài)樣與技術(shù)效應將變得清楚明了。將體認到，在不違背本發(fā)明的精神與范疇下，本發(fā)明能夠具有其它或不同的實施例，且該等實施例的許多細節(jié)部分能夠有許多明顯的變化。因此，該等附加圖式與說明書內(nèi)容是作為說明的目的，而非限制本發(fā)明。


本發(fā)明于附加圖式中以范例而非限制的方式進行說明，且類似的組件使用相同的參考編號，其中圖I示意地描繪具有充電保護的SOI半導體裝置的背景技術(shù)；圖2根據(jù)示范實施例示意地描繪具有充電保護的SOI半導體裝置；圖3A及3B根據(jù)示范實施例示意地描繪具有充電保護的半導體裝置的電路圖；以及圖4A至4D根據(jù)示范實施例示意地描繪具有充電保護的SOI半導體裝置的制造程序。
具體實施例方式于以下說明書中，為了說明起見，提及許多特定細節(jié)以提供對于示范實施例的透徹了解。然而，應體認到，無須這些特定細節(jié)或者以相等配置亦可實現(xiàn)示范實施例。于其它范例中，為了避免不必要地混淆示范實施例，故眾所周知的結(jié)構(gòu)與裝置是以方塊圖顯示。習知的實現(xiàn)方式包含于SOI襯底上利用主動區(qū)域的淺溝槽隔離形成半導體電路(例如晶體管)，以抑制寄生效應(如栓鎖以及漏電流流入襯底)。為了防止可能累積于該晶體管的溝道區(qū)域下方的電荷對該晶體管特性造成不利的影響(如臨限電壓、單一晶體管栓鎖)，已采用襯底N+二極管或P+襯底接點避雷針。然而，此兩種方法皆無法避免該裝置于電漿蝕刻制程期間發(fā)生電漿充電損害。本發(fā)明著重于解決電漿充電損害的問題。依據(jù)本發(fā)明的實施例，設置有SOI薄膜二極管與P+襯底接面，以提供充電保護。該二極管包含兩個主動區(qū)域，且是形成為與該SOI晶體管相隔離。該晶體管的漏極區(qū)域、該等主動二極管區(qū)域、以及該SOI襯底的塊體硅層是彼此電性連接以形成充電保護裝置。本發(fā)明的實施例包含于該晶體管與該二極管上形成層間介電材料、形成穿透該層間介電材料的四個接點孔(contact hole)、以及利用導電材料(例如鶴或多晶娃)填充該四個接點孔以形成四個導電接點。再者，于該層間介電材料上形成兩條金屬線(例如通過圖案化第一金屬(metal I)層)，使得第一導電接點連接該第一金屬線與該晶體管的該漏極區(qū)域，第二導電接點連接該第一金屬線與該二極管的主動區(qū)域，第三導電接點連接該第二金屬線與該二極管的第二主動區(qū)域，而第四導電接點將該第二金屬線連接至該塊體硅層。本發(fā)明的方法還包含于該晶體管與該二極管間的主動硅層中蝕刻溝槽，并且以絕緣材料(例如二氧化硅)填充該溝槽，以形成淺溝槽隔離區(qū)域。本發(fā)明的方法還包含在填充該第四接點孔之前，透過該第四接點孔于該SOI襯底的塊體硅層中離子布植P+摻雜物(例如硼)，以形成襯底接點。典型的半導體裝置包括SOI襯底、主動硅層、晶體管，該SOI襯底包含塊體硅層，該主動硅層是于該SOI襯底上，該晶體管(例如由NMOS晶體管所構(gòu)成)是形成于該主動硅層中，包含由例如該淺溝槽隔離區(qū)域(例如由二氧化硅所構(gòu)成)所定義的源極/漏極區(qū)域。為了防止該裝置發(fā)生電荷累積，已包含自該漏極至該塊體硅層的導電路徑。導電接點穿透層間介電材料將該晶體管漏極連接至金屬線，而另一導電接點穿透該層間介電材料層將該金屬線連接至該塊體硅層。然而，發(fā)現(xiàn)到該充電保護不足以于電漿充電制程期間防止該晶體管發(fā)生電漿充電損害。依據(jù)本發(fā)明的實施例，該SOI襯底上形成有二極管，是通過該淺溝槽隔離區(qū)域與該晶體管相隔離，且是位于該晶體管漏極與該塊體硅層間的導電路徑中，使得該晶體管的漏極區(qū)域、該等主動二極管區(qū)域、以及該SOI襯底的塊體硅層彼此電性連接，以形成充電保護裝置。更詳而言之，該第二導電接點將該金屬線連接至該二極管的主動區(qū)域，第三導電接點將該二極管的第二主動區(qū)域連接至第二金屬線，而第四導電接點將該第二金屬線連接至該塊體硅層。該等導電接點可由鎢或多晶硅形成，而該等金屬線可為形成于該層間介電材料層上的第一金屬層的一部分。該二極管可為順向偏壓者(其中，該第一主動區(qū)域經(jīng)P+型摻雜，而該第二主動區(qū)域經(jīng)N+型摻雜)或逆向偏壓者(其中，該第一主動區(qū)域經(jīng)N+型摻雜，而該第二主動區(qū)域經(jīng)P+型摻雜)。此外，可于該塊體硅層中形成經(jīng)P+型摻雜的襯底接點，并且將該襯底接點連接至該第四導電接點。以下說明書內(nèi)容僅以說明最佳模式的方式來顯示并描述較佳實施例，熟習本領域者可經(jīng)由以下詳細的說明書內(nèi)容輕易地了解到本發(fā)明的其它態(tài)樣、特征以及技術(shù)效果。本發(fā)明可具有其它不同的實施例，且能夠于各種明顯的著眼點上變更其中許多細節(jié)。因此，該等圖式與說明書為說明，而非為限定本發(fā)明。圖2根據(jù)示范實施例描繪具有充電保護的SOI半導體裝置。該SOI裝置包含形成于塊體襯底203 (例如經(jīng)P型摻雜的硅襯底)上的絕緣層201 (例如二氧化硅層)以及形成于該絕緣層201上的主動硅層205。該絕緣層為埋藏氧化層或“box”層。經(jīng)N+型摻雜的主動區(qū)域207與209是形成于硅層205中，且由淺溝槽隔離結(jié)構(gòu)211所定義。于主動區(qū)域207與209之間，主動硅層205是經(jīng)P型摻雜，而形成區(qū)域213。于區(qū)域213上，該SOI裝置還包含柵極電極215 (于柵極絕緣層217上)以及側(cè)壁分隔件219 (于該柵極電極215的兩側(cè)上)。圖2所示的充電保護包含SOI 二極管與P+襯底接面。該SOI 二極管形成于主動硅層205上，經(jīng)由淺溝槽隔離結(jié)構(gòu)211而與該晶體管相隔離。逆向偏壓的SOI 二極管包含經(jīng)N+型摻雜的主動區(qū)域221、經(jīng)P+型摻雜的主動區(qū)域223、以及于該兩者間的經(jīng)N型摻雜的區(qū)域225。主動區(qū)域221經(jīng)由導電接點227與229(形成為穿透層間介電材料231(例如鎢或多晶硅))并經(jīng)由形成于層間介電材料231上的金屬線233連接至主動區(qū)域209 (該晶體管漏極)。金屬線233可為該半導體裝置的第一金屬層的一部分。該二極管還包含例如多晶硅的柵極電極235、柵極絕緣層237、以及側(cè)壁分隔件239。對于順向偏壓的SOI 二極管而言，該等主動區(qū)域221與223是反轉(zhuǎn)的，也就是說，主動區(qū)域221是經(jīng)P+型摻雜的，而主動區(qū)域223是經(jīng)N+型摻雜的。導電接點241將主動區(qū)域223連接至金屬線243，而導電接點245透過P+襯底接點247將金屬線243連接至塊體襯底203。導電接點214與245可由例如鎢或多晶硅形成，而金屬線243可為該半導體的第一金屬層的一部分，如同金屬線233。圖3A與3B根據(jù)示范實施例示意地描繪具有充電保護的半導體裝置的電路圖，該半導體裝置分別采用順向偏壓與逆向偏壓的SOI 二極管。于圖3A中，Vdd節(jié)點301與Vss節(jié)點303提供正與負電壓源予電路方塊303。Vdd節(jié)點301連接至該半導體的漏極，而Vss
代表該SOI襯底。電路方塊305與該Vss節(jié)點之間是充電保護307，其包含經(jīng)串聯(lián)的順向偏壓二極管309與避雷針311、以及兩者間的虛擬Vss 313。避雷針311是由圖2的接點245與金屬線243所形成。該晶體管本體中所累積的電荷可經(jīng)由二極管317與避雷針311所建立的導電路徑散逸或流失至該經(jīng)P型摻雜的塊體襯底203。于圖3B中，充電保護315包含逆向偏壓的二極管317，而非順向偏壓的二極管309。圖4A至4D根據(jù)示范實施例示意地描繪具有充電保護的SOI半導體裝置的制造程序。參照圖4A，埋藏氧化(BOX)層401是沉積于塊體硅襯底403上。該塊體硅襯底403可在沉積BOX層401之前經(jīng)P型摻雜。該襯底403與BOX層401形成SOI襯底。主動層405(例如硅)是沉積于BOX層401上。接著，通過用于溝槽蝕刻、沉積及研磨的習知技術(shù)于主動層405中形成溝槽隔離區(qū)域407。于該等溝槽隔離區(qū)域407的溝槽中所沉積的材料可為例如二氧化硅。于圖4B中，晶體管409與二極管411是通過習知技術(shù)而形成于主動層405上，兩者皆于兩側(cè)由溝槽隔離區(qū)域407所隔離。晶體管409包含源極與漏極區(qū)域413、415，而二極管411包含第一與第二主動區(qū)域417、419。通過例如離子布植，經(jīng)P型摻雜的區(qū)域421是形成于源極與漏極區(qū)域413、415之間，而經(jīng)N型摻雜的區(qū)域423是形成于第一與第二主動區(qū)域417、419之間。晶體管409包含柵極電極425 (例如多晶硅的柵極)、柵極介電材料427 (例如二氧化硅)、以及側(cè)壁分隔件429。類似地，二極管411包含柵極電極431 (例如多晶硅)、柵極介電材料433 (例如二氧化硅)、以及側(cè)壁分隔件435。接點孔437通過習知技術(shù)(例如蝕刻或微影(photolithography))形成為穿透該等層401與405?？捎谛纬删w管409與二極管411之前形成接點孔437。參照圖4C，層間介電材料439 (例如氧化硅)沉積于晶體管409與二極管411上方。接點孔441、443、445、及447通過習知技術(shù)(例如微影與蝕刻)透過經(jīng)圖案化的屏蔽(為說明起見未顯示)而形成于層間介電材料439中。接點孔447對齊接點孔437。P+摻雜物(例如硼(B))是透過接點孔447經(jīng)離子布植進入硅襯底403，以形成襯底接點449。該硼(B)可以大約IO14至IO15離子/公分2的摻雜物劑量與大約10至50KeV的能量位準進行布植。或者是，可于沉積層間介電材料439之前形成該襯底接點。參照圖4D，通過習知沉積技術(shù)(如濺鍍沉積)，利用導電材料(例如鎢或多晶硅)填充接點孔441、443、445、及447而形成導電接點451、453、455、及457，并隨后以化學機械研磨移除過剩材料。第一金屬層經(jīng)沉積且經(jīng)圖案化于層間介電材料層439上，而形成金屬線459與金屬線461，該金屬線459連接導電接點451與453，而金屬線461則連接導電接點 455 與 457。本發(fā)明的實施例可達到許多技術(shù)效果，包含用于SOI裝置的電漿制程充電保護，從而降低對于柵極絕緣層的損害并且改善晶體管特性(如臨限電壓與栓鎖)。本發(fā)明能夠應用于各種不同類型的高度整合半導體裝置。于先前的說明書內(nèi)容中，本發(fā)明是參考本身的特定示范實施例進行說明。然而，明顯地，在不違背本發(fā)明權(quán)利要求所提及的精神與范疇下，可對于本發(fā)明進行各種變更與變化。因此，本說明書內(nèi)容與圖式作為說明，而非限制本發(fā)明?？闪私獾?，本發(fā)明能夠在本說
明書所闡述的發(fā)明概念下使用各種不同的組合及實施例，并且進行任何變化或變更。
權(quán)利要求
1.一種方法，包括 于塊體硅襯底(403)上形成絕緣層(401)； 于該絕緣層(401)上形成主動硅層(405)； 于該主動硅層(405)上形成晶體管(409)，該晶體管包含形成于該主動硅層(405)中的源極/漏極區(qū)域(413、415)； 于該主動硅層(405)上形成二極管(411)，該二極管(411)包含兩個主動區(qū)域(417、419);以及 將該漏極區(qū)域(415)、主動二極管區(qū)域(417、419)、以及塊體硅層(403)電性連接，以形成充電保護裝置。
2.根據(jù)權(quán)利要求I所述的方法，包括 于該晶體管(409)與該二極管(411)上形成層間介電材料(439)； 形成穿透該層間介電材料(439)的第一、第二、第三、及第四接點孔(441、443、445、及447)； 以導電材料填充該第一、第二、第三、及第四接點孔(441、443、445、及447)，以形成第一、第二、第三、及第四導電接點(451、453、455、及457);以及圖案化第一金屬層以于該層間介電材料(439)上形成第一與第二金屬線(459、461)；其中，該第一導電接點(451)連接該第一金屬線(459)與該晶體管(409)的該漏極區(qū)域(415)，該第二導電接點(453)連接該第一金屬線(459)與該二極管(411)的一個主動區(qū)域(417)，該第三導電接點(455)連接該第二金屬線(461)與該二極管(411)的第二個主動區(qū)域(419)，而該第四導電接點(457)將該第二金屬線(461)連接至該塊體硅層(403)。
3.根據(jù)權(quán)利要求2所述的方法，還包括 在形成該層間介電材料層(439)之前，于該晶體管(409)與該二極管(411)間的該主動硅層(405)中蝕刻溝槽；以及 以絕緣材料填充該溝槽，以形成淺溝槽隔離區(qū)域(407)。
4.根據(jù)權(quán)利要求3所述的方法，還包括于該塊體硅襯底(403)中引入P型摻雜物；以及 在填充該第四接點孔(447)之前，透過該第四接點孔(447)將硼離子布植于該塊體硅襯底(403)中，以形成襯底接點。
5.一種半導體裝置，包括 絕緣體上覆娃(silicon-on-insulator ；S0I)襯底,其包含塊體娃層(403)； 主動硅層(405)，是于該SOI襯底上； 晶體管(409)，形成于該主動硅層(405)中，該晶體管包含源極/漏極區(qū)域(413、415)；以及 二極管(411)，形成于該主動硅層(405)中，該二極管(411)包含兩個主動區(qū)域(417、419)； 其中，該漏極區(qū)域(415)、主動二極管區(qū)域(417、419)、以及塊體硅層(403)是經(jīng)電性連接以形成充電保護裝置。
6.根據(jù)權(quán)利要求5所述的半導體裝置，包括 第一、第二、第三、及第四導電接點(451、453、455及457);以及第一與第二金屬線(459、461)； 其中，該第一導電接點(451)連接該第一金屬線(459)與該晶體管(409)的該漏極(415)，該第二導電接點(453)連接該第一金屬線(459)與該二極管(411)的一個主動區(qū)域(417)，該第三導電接點(455)連接該第二金屬線(461)與該二極管(411)的第二個主動區(qū)域(419)，而該第四導電接點(457)將該第二金屬線(461)連接至該塊體硅層(403)。
7.根據(jù)權(quán)利要求6所述的半導體裝置，還包括于該晶體管(409)與該二極管(411)之間的淺溝槽隔離區(qū)域(407)。
8.根據(jù)權(quán)利要求6所述的半導體裝置，其中，該塊體硅層(403)是經(jīng)P型摻雜，還包括經(jīng)P+型摻雜的襯底接點(449)，其是形成于該塊體硅層(403)中并連接至該第四導電接點(457)。
9.根據(jù)權(quán)利要求8所述的半導體裝置，其中，該晶體管(409)是NMOS晶體管，該二極管(411)的該第一與第二個主動區(qū)域(417、419)的其中一個是經(jīng)N+型摻雜，而另一個是經(jīng)P+型摻雜。
10.根據(jù)權(quán)利要求8所述的半導體裝置，還包括位于該晶體管(409)與該二極管(411)上的層間介電材料(439)，其中，該第一、第二、第三、及第四導電接點(451、453、455及457)是形成為穿透該層間介電材料(439)，而該第一與第二金屬線(459、461)是形成于該層間介電材料(439)上；以及 該層間介電材料上的第一金屬層圖案，其中，該第一金屬層圖案包含該第一與第二金屬線(459,461)。
全文摘要
淺溝槽隔離的絕緣體上覆硅(silicon-on-insulator；SOI)裝置形成有經(jīng)改善的充電保護。本發(fā)明的實施例包含作為充電保護裝置的SOI薄膜二極管(411)與P+襯底接面。本發(fā)明的實施例亦包含自該SOI晶體管漏極(415)透過導電接點(451)、金屬線(459)、第二導電接點(453)、與該晶體管(409)隔離的SOI二極管(411)、第三導電接點(455)、第二導線(461)、以及第四導電接點(457)至該SOI襯底的塊體硅層(403)中經(jīng)P+型摻雜的襯底接點(449)的導電路徑。
文檔編號H01L27/02GK102804376SQ201080025945
公開日2012年11月28日 申請日期2010年6月7日 優(yōu)先權(quán)日2009年6月12日
發(fā)明者J·周, D·吳, J·F·布勒 申請人:格羅方德半導體公司