專利名稱：用于形成具有嵌入應力源的高性能場效應晶體管的方法和結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高性能半導體結(jié)構(gòu)，其包括雙層嵌入的外延半導體源極區(qū)域和漏極區(qū)域。
背景技術(shù)：
半導體器件襯底內(nèi)的機械應力已廣泛用以調(diào)節(jié)器件的性能。例如，在常用硅技術(shù)中，當溝道承受壓縮應力時空穴遷移率得以增強，而當溝道承受拉伸應力時電子遷移率得以增強。因此，在P溝道場效應晶體管(PFET)的溝道區(qū)域和/或η溝道場效應晶體管(nFET) 的溝道區(qū)域中可有利地產(chǎn)生壓縮應力和/或拉伸應力，以便增強此等器件的性能。一種用于產(chǎn)生所期望的受應力硅溝道區(qū)域的可能的方法是在互補金屬氧化物半導體(CM0Q器件的源極區(qū)域及漏極區(qū)域內(nèi)形成嵌入的硅鍺(SiGe)應力源(stressor)或嵌入的硅碳(Si:C)應力源，以誘導位于源極區(qū)域與漏極區(qū)域之間的溝道區(qū)域中的壓縮應變或拉伸應變。半導體工業(yè)中利用兩種常用技術(shù)來形成此等嵌入的應力源。第一種技術(shù)可稱為遲嵌入的應力源制程(late embedded stressor process)，其在擴展區(qū)域形成后形成原位(in-situ)摻雜應力源材料。盡管此遲嵌入的應力源制程提供應力保存及較低的源極電阻/漏極電阻，但由于形成了深摻雜并重摻雜的源極區(qū)域和漏極區(qū)域，該制程提供的FET 展示不良的短溝道效應。第二種典型使用的技術(shù)是早嵌入的應力源制程(early embedded stressor process)，其中在執(zhí)行擴展離子注入之前形成未經(jīng)摻雜的外延應力源材料。盡管此技術(shù)提供了改善的應力對器件溝道的接近性，但其通過在該制程的此階段執(zhí)行擴展離子注入而展示應力松弛。此外，此技術(shù)要求復雜的第一間隔物，且與高k/金屬柵極疊層存在兼容性問題。盡管在半導體工業(yè)中具有此等進展，但仍需要對嵌入應力源技術(shù)進行進一步改良以在應力源接近性與短溝道效應之間達到良好的平衡。

發(fā)明內(nèi)容
本發(fā)明提供一種高性能半導體結(jié)構(gòu)及一種用于制造此結(jié)構(gòu)的方法。高性能半導體結(jié)構(gòu)包括雙層嵌入的外延半導體源極區(qū)域及漏極區(qū)域。該雙層的第一層為未摻雜或輕摻雜的外延半導體材料，其填充位于至少一個柵極疊層的足印處的半導體襯底內(nèi)的凹陷區(qū)域的實質(zhì)部分。第一外延半導體材料在器件溝道中產(chǎn)生應變而不會使短溝道效應降級。該雙層的第二層為原位摻雜的外延半導體材料，其摻雜劑濃度基本上大于第一外延半導體材料的摻雜劑濃度。第二外延半導體材料為形成具有高摻雜劑活化的擴展區(qū)域提供摻雜劑源。另外，第二外延半導體材料提供優(yōu)良的短溝道控制并降低產(chǎn)生的結(jié)構(gòu)的外部電阻。高性能半導體結(jié)構(gòu)并不包括傳統(tǒng)的深摻雜并重摻雜的源極區(qū)域及傳統(tǒng)的深摻雜并重摻雜的漏極區(qū)域。就此而言，該結(jié)構(gòu)具有更佳的應變保存和更佳的短-溝道控制。在本發(fā)明的一個方面中，提供一種高性能半導體結(jié)構(gòu)，其包括至少一個柵極疊層(例如，F(xiàn)ET)，此柵極疊層位于半導體襯底的上表面上。該結(jié)構(gòu)進一步包括第一外延半導體材料，其在至少一個柵極疊層的溝道上誘導應變。第一外延半導體材料位于至少一個柵極疊層的足印處且其基本上存在于襯底內(nèi)的一對凹陷區(qū)域內(nèi)，該等凹陷區(qū)域存在于至少一個柵極疊層的相對側(cè)面上。擴散擴展區(qū)域位于每個凹陷區(qū)域中的第一外延半導體材料的上表面內(nèi)。該結(jié)構(gòu)進一步包括第二外延半導體材料，其位于擴散擴展區(qū)域的上表面上。第二外延半導體材料具有高于第一外延半導體材料的摻雜劑濃度。在本發(fā)明的另一方面中，提供一種制造上文所述高性能半導體結(jié)構(gòu)的方法。該方法包括在柵極疊層的足印處的半導體襯底內(nèi)形成一對凹陷區(qū)域。隨后，在每個凹陷區(qū)域中形成具有與半導體襯底的晶格常數(shù)不同的晶格常數(shù)的第一外延半導體材料。在第一外延半導體材料的上表面的頂上形成具有高于第一外延半導體材料的摻雜劑濃度的第二外延半導體材料。通過將摻雜劑自第二外延半導體材料擴散至第一外延半導體材料的上部中，在第一外延半導體材料與第二外延半導體材料之間形成擴展區(qū)域。該方法亦可包括在擴展區(qū)域形成之后，在第二外延半導體材料的上表面的頂上形成金屬半導體合金區(qū)域。


圖1是描繪可在本發(fā)明的一個實施例中使用的初始結(jié)構(gòu)的圖示表示(經(jīng)由橫截面視圖)，該初始結(jié)構(gòu)包括位于半導體襯底的表面上的至少一個柵極疊層。圖2A是描繪在至少一個柵極疊層的足印(footprint)處的半導體襯底內(nèi)形成一對凹陷區(qū)域后的圖1的初始結(jié)構(gòu)的圖示表示(經(jīng)由橫截面視圖)。圖2B是描繪在至少一個柵極疊層的足印處的半導體襯底內(nèi)形成一對有刻面 (faceted)的凹陷區(qū)域后的圖1的初始結(jié)構(gòu)的圖示表示(經(jīng)由橫截面視圖)。圖3是描繪在使用第一外延半導體材料(未摻雜或輕摻雜)填充每個凹陷區(qū)域后，以及在第一外延半導體材料的上表面上形成第二外延半導體材料(相比較第一外延半導體材料而言高摻雜)后的圖2A的結(jié)構(gòu)的圖示表示(經(jīng)由橫截面視圖)，該第一外延半導體材料具有不同于半導體襯底的晶格常數(shù)的晶格常數(shù)。圖4是描繪在每個凹陷區(qū)域中的第一外延半導體材料的上部內(nèi)形成擴展區(qū)域后的圖3的結(jié)構(gòu)的圖示表示(經(jīng)由橫截面視圖)。圖5是描繪在形成可選的暈(halo)區(qū)域后的圖4的結(jié)構(gòu)的圖示表示(經(jīng)由橫截面視圖)。圖6A是描繪在進行進一步處理后的圖5的結(jié)構(gòu)的圖示表示(經(jīng)由橫截面視圖)， 進一步的處理包括(例如)去除可選的柵極電極帽、形成第二間隔物及在第二外延半導體材料的至少一個上表面上形成金屬半導體合金區(qū)域。圖6B是描繪在執(zhí)行圖3至6A所圖示的步驟后的圖2B的結(jié)構(gòu)的圖示表示(經(jīng)由橫截面視圖)。
具體實施例方式在以下描述中，闡述了眾多特定細節(jié)(諸如特定結(jié)構(gòu)、組件、材料、尺寸、處理步驟及技術(shù))，以便提供對本發(fā)明的一些方面的理解。然而，一般技術(shù)者將了解到可在沒有此等特定細節(jié)的情況下實踐本發(fā)明。在其它情況下，并未詳細描述已知的結(jié)構(gòu)或處理步驟，以免使本發(fā)明難以理解。將理解，當如層、區(qū)域或襯底的組件稱為在另一組件「上」或「之上」時，其可直接處于其它組件上或亦可能存在中間組件。相反，當組件稱為「直接在」另一組件「上」或「直接處在」另一組件「之上」時，不存在中間組件。亦將理解，當組件稱為在另一組件「下」或 「之下」時，其可直接處于其它組件下或之下，或者可能存在中間組件。相反，當組件稱為「直接處在」另一組件「下」或「直接處在」另一組件「之下」時，不存在中間組件?，F(xiàn)在將通過參閱以下論述及伴隨本申請案的附圖更詳細地描述本發(fā)明的實施例。 提供在本文下文更詳細參閱的本申請案的附圖以達成說明的目的，且就此而言，該等附圖并非按比例繪制。首先參閱圖1，其圖示可在本發(fā)明的一個實施例中使用的初始結(jié)構(gòu)10。初始結(jié)構(gòu) 10包括半導體襯底12，其具有至少一個有源區(qū)域14。半導體襯底12亦包括至少一個隔離區(qū)域16。初始結(jié)構(gòu)10進一步包括至少一個柵極疊層18，其位于半導體襯底12的至少一個有源區(qū)域14的上表面上。典型經(jīng)構(gòu)圖的至少一個柵極疊層18自底部至頂部包括柵極電介質(zhì)20、柵極電極22及可選的柵極電極帽M ；在本文中柵極電極帽M亦可稱為電介質(zhì)帽。 第一間隔物(例如，內(nèi)部間隔物)26位于存在于初始結(jié)構(gòu)10中的每個柵極疊層的側(cè)壁上。圖所示的初始結(jié)構(gòu)10可通過習知方法形成且包括熟習該項技術(shù)者所熟知的材料。例如，初始結(jié)構(gòu)10的半導體襯底12可由任何半導體材料組成，包括但不局限于Si、 Ge、SiGe、SiC、SiGeC, GaAs、GaN、InAs、InP 及所有其它第 III/V 族或第 II/VI 族化合物半導體。半導體襯底12的半導體材料具有視所使用的半導體材料類型而定的第一晶格常數(shù)。 半導體襯底12亦可包含有機半導體或?qū)訝畎雽w，諸如Si/SiGe、絕緣體上的硅(SOI)、絕緣體上的硅鍺(SGOI)或絕緣體上的鍺(GOI)。在本發(fā)明的一個實施例中，半導體襯底12包括SOI襯底，其中頂部及底部半導體材料層(諸如，Si)由埋入電介質(zhì)(諸如，埋入氧化物) 間隔開。在本發(fā)明的其它實施例中，優(yōu)選地，半導體襯底12由含Si半導體材料(亦即，包括硅的半導體材料)組成。半導體襯底12可經(jīng)摻雜、未經(jīng)摻雜或其中含有摻雜區(qū)域及未摻雜區(qū)域。半導體襯底12可包括單晶定向或其可包括至少兩個共面表面區(qū)域，此等表面區(qū)域具有不同的晶體定向(后一襯底在該技術(shù)領(lǐng)域中稱為混合襯底)。當使用混合襯底時，nFET 典型形成在{100}晶體表面上，而pFET典型形成在{110}晶體平面上?；旌弦r底可由該技術(shù)領(lǐng)域中所熟知的技術(shù)形成。參閱(例如)日期為2005年6月2日的共有的美國專利第 7，329，923號、美國公開案第2005/0116290號及美國專利第7，023，055號，每個的全部內(nèi)容以引用的方式并入本文。至少一個隔離區(qū)域16典型形成在半導體襯底12中，以在半導體襯底12內(nèi)形成有源區(qū)域，亦即，器件區(qū)域。至少一個隔離區(qū)域16可為溝槽隔離區(qū)域或場氧化物隔離區(qū)域。利用熟習該項技術(shù)者所熟知的習知溝槽隔離制程來形成溝槽隔離區(qū)域(其圖示在圖1中)。 例如，可光刻、蝕刻及用溝槽電介質(zhì)填充溝槽來形成溝槽隔離區(qū)域。視需要，可在溝槽填充之前在溝槽中形成襯里，可在溝槽填充之后執(zhí)行稠化步驟，且亦可在溝槽填充之后進行平坦化制程?？赏ㄟ^執(zhí)行濕式蝕刻制程(諸如，使用含有氫氟酸的溶液蝕刻)來調(diào)整溝槽隔離區(qū)域的高度?？衫盟^的硅局部氧化制程來形成場氧化物。可摻雜(例如，通過離子注入制程)各種有源區(qū)域(諸如，有源區(qū)域14)，以在不同器件區(qū)域內(nèi)形成阱區(qū)域。為了清楚起見，在本申請案的附圖中并未特別圖標阱區(qū)域。PFET器件的阱區(qū)域典型包括η型摻雜劑，而nFET器件的阱區(qū)域典型包括ρ型摻雜劑。相同導電性類型器件的阱區(qū)域的摻雜劑濃度可相同或不同。同樣地，不同導電性類型的阱區(qū)域的摻雜劑濃度可相同或不同。在處理半導體襯底12后，利用熟習該項技術(shù)者所熟知的任何習知制程來形成至少一個柵極疊層18。在一個實施例中，通過沉積各種材料層，繼的以經(jīng)由光刻及蝕刻來構(gòu)圖經(jīng)沉積的材料層，以形成至少一個柵極疊層18。在本發(fā)明的另一個實施例中，通過包括使用虛擬柵極材料的取代柵極制程來形成至少一個柵極疊層18。盡管用以形成至少一個柵極疊層18的技術(shù)不同，但是至少一個柵極疊層18自底部至頂部包括柵極電介質(zhì)20、柵極電極22及可選的柵極電極帽Μ。柵極電介質(zhì)20包括任何柵極絕緣材料，包括(例如)氧化物、氮化物、氧氮化物或其多層的疊層。在本發(fā)明的一個實施例中，柵極電介質(zhì)20為半導體氧化物、半導體氮化物或半導體氧氮化物。在本發(fā)明的另一個實施例中，柵極電介質(zhì)20包括電介質(zhì)金屬氧化物，其具有大于氧化硅的電介質(zhì)常數(shù)(例如，3.9)的電介質(zhì)常數(shù)。典型地，所使用的柵極電介質(zhì)20具有大于4.0的電介質(zhì)常數(shù)，更典型地具有大于8.0的電介質(zhì)常數(shù)。此等電介質(zhì)材料在本文中稱為高k電介質(zhì)。示例性高 k 電介質(zhì)包括但不局限于Hf02、Zr02、La203、Al203、Ti02、SrTi03、LaA103 J203、Hf0具、 ZrOxNy, La2OxNy, Al2OxNy> TiOxNy> SrTiOxNy, LaAlOxNy, ^OxNy、其硅酸鹽及其合金。亦可將此等高k材料的多層疊層用作柵極電介質(zhì)20。χ的各值獨立地自0. 5至3變化且y的各值獨立地自0至2變化。柵極電介質(zhì)20的厚度可視用以形成該柵極電介質(zhì)的技術(shù)而變化。典型，柵極電介質(zhì)20具有自Inm至IOnm的厚度，更典型地具有自2nm至5nm的厚度。當將高k柵極電介質(zhì)用作柵極電介質(zhì)20時，高k柵極電介質(zhì)可具有大約為Inm或更小的有效氧化物厚度。柵極電介質(zhì)20可通過該技術(shù)領(lǐng)域中所熟知的方法來形成。在本發(fā)明的一個實施例中，可通過諸如以下沉積制程來形成柵極電介質(zhì)20 化學氣相沉積(CVD)、物理氣相沉積 (PVD)、分子束沉積(MBD)、脈沖激光沉積(PLD)、液體源霧化化學沉積(LSMCD)及原子層沉積(ALD)。或者，可通過諸如熱氧化和/或熱氮化的熱制程來形成柵極電介質(zhì)20。至少一個柵極疊層18的柵極電極22包含任何導電材料，包括但不局限于多晶硅、多晶硅鍺、元素金屬(例如，鎢、鈦、鉭、鋁、鎳、釕、鈀及鉬)、至少一種元素金屬的合金、 元素金屬氮化物(例如，氮化鎢、氮化鋁及氮化鈦)、元素金屬硅化物(例如，硅化鎢、硅化鎳及硅化鈦)及其多層。在一個實施例中，柵極電極由金屬柵極組成。在一個實施例中，柵極電極由多晶硅組成?？衫冒ㄒ韵碌牧曋练e制程來形成柵極電極22 例如，化學氣相沉積(CVD)、 等離子體增強式化學氣相沉積(PECVD)、蒸鍍、物理氣相沉積(PVD)、濺射、化學溶液沉積、 原子層沉積(ALD)及其它類似沉積制程。當將含Si材料用作柵極電極22時，可通過以下步驟來將含Si材料摻雜在適當?shù)碾s質(zhì)濃度內(nèi)利用原位摻雜沉積制程或利用沉積，繼之以諸如離子注入或氣相摻雜的步驟，其中將適當?shù)碾s質(zhì)引入含Si材料。當形成金屬硅化物時， 使用習知硅化制程。經(jīng)如此沉積的柵極電極22典型具有自IOnm至IOOnm的厚度，更典型地具有自 20nm至50nm的厚度。在本發(fā)明的一些實施例中，可選的柵極電極帽M可形成在柵極電極 22的頂上。可選的柵極電極帽M包括電介質(zhì)氧化物、氮化物、氧氮化物或其任何組合，包
7括多層疊層。在一個實施例中，可選的電介質(zhì)電極帽M由氮化硅組成。當存在可選的柵極電極帽M時，利用熟習該項技術(shù)者所熟知的習知沉積制程來形成可選的柵極電極帽對，此沉積制程包括(例如)CVD及PECVD?；蛘?，可通過諸如氧化和/或氮化的熱制程來形成可選的柵極電極帽對?？蛇x的柵極電極帽M的厚度可視所使用的特定帽材料以及用以形成該柵極電極帽的制程而變化。典型，可選的柵極電極帽M具有自5nm至200nm的厚度，更典型具有自IOnm至50nm的厚度。當柵極電極22為諸如多晶硅的含Si材料時，典型使用可選的柵極電極帽24。圖1所示的初始結(jié)構(gòu)10亦包括第一間隔物(例如，內(nèi)部間隔物)沈，其基底位于襯底12的上表面上。第一間隔物沈的邊緣位于柵極疊層18的側(cè)壁上。第一間隔物沈包括任何電介質(zhì)材料，諸如氧化物、氮化物、氧氮化物或其任何組合。典型，但未必總是如此，第一間隔物26由與可選的柵極電極帽M不同的材料組成。在一個實施例中，第一間隔物沈
由氧化硅或氮化硅組成。可利用熟習該項技術(shù)者所熟知的制程來形成第一間隔物26。例如，可通過沉積第一間隔物材料，繼之以蝕刻來形成第一間隔物26。在第一間隔物沈基底處所量測的第一間隔物26的寬度典型在自2nm至50nm之間，更典型地在其基底處所量測的寬度在自5nm至 15nm之間。觀察到，盡管圖1以及剩余附示存在單個有源區(qū)域14及單個柵極疊層18，但是當存在多于一個的有源區(qū)域和/或多于一個的柵極疊層時亦可實踐本發(fā)明。當存在多于一個的柵極疊層時，不同柵極疊層可具有相同或不同的柵極電介質(zhì)和/或柵極電極材料。 可利用阻擋掩模以阻擋在一個區(qū)域中形成一種類型的材料，而在不包括阻擋掩模的另一區(qū)域中形成該材料來獲得不同的柵極電介質(zhì)與柵極電極材料。當提供多于一個的柵極疊層時，該等柵極疊層可用以形成具有相同或不同導電性類型的FET。參閱圖2A，其圖示在至少一個柵極疊層18的足印處的半導體襯底12內(nèi)形成一對凹陷區(qū)域觀后的圖1的結(jié)構(gòu)。觀察到，該對凹陷區(qū)域觀形成在襯底12內(nèi)并在特定柵極疊層的相對側(cè)面上。利用熟習該項技術(shù)者所熟知的蝕刻技術(shù)來形成該對凹陷區(qū)域觀，例如， 源極/漏極溝槽。在蝕刻制程期間，至少一個柵極疊層18及第一間隔物沈充當蝕刻掩模。 自襯底12的頂部表面至凹陷區(qū)域觀的底部所量測的凹陷區(qū)域觀的深度典型在自20nm至 150nm之間，更典型地深度在自30nm至70nm之間?？捎靡孕纬稍搶Π枷輩^(qū)域28的蝕刻包括濕式蝕刻、干式蝕刻或濕式與干式蝕刻的組合。在一個實施例中，使用各向異性蝕刻來形成該對凹陷區(qū)域28。在另一個實施例中， 使用各向同性蝕刻來形成該對凹陷區(qū)域觀。在又一個實施例中，可使用各向異性蝕刻與各向同性蝕刻的組合來形成該對凹陷區(qū)域觀。當使用干式蝕刻來形成該對凹陷區(qū)域觀時，干式蝕刻可包括以下中的一者反應性離子蝕刻(RIE)、等離子體蝕刻、離子束蝕刻及激光燒蝕。當使用濕式蝕刻來形成該對凹陷區(qū)域觀時，濕式蝕刻包括任何化學蝕刻劑，諸如有選擇性地蝕刻半導體襯底12的暴露的有源區(qū)域14的氫氧化銨。在一些實施例中，可使用結(jié)晶蝕刻制程來形成該對凹陷區(qū)域觀。在圖2A所圖示的實施例中，蝕刻提供半導體襯底12內(nèi)的一對凹陷區(qū)域觀，其由具有基本上直的側(cè)壁32的半導體襯底12的底座30分開。底座30的基本上直的側(cè)壁32 可具有一些錐度，如圖2A所示。觀察到，凹陷區(qū)域中的一者在半導體襯底12內(nèi)形成源極溝槽，而另一凹陷區(qū)域在半導體襯底12內(nèi)形成漏極溝槽。參閱圖2B，其圖示可形成的具有一對具有刻面的凹陷區(qū)域觀‘的替代結(jié)構(gòu)，該等凹陷區(qū)域由滴漏(hour glass)狀底座30'分開。可利用干式蝕刻制程，繼之以橫向濕式蝕刻制程來形成圖2B圖所示的替代結(jié)構(gòu)。橫向濕式蝕刻制程可包括(例如)氫氧化銨。盡管所形成的凹陷區(qū)域類型不同，凹陷區(qū)域觀中的每一個基本上填充有第一外延半導體材料34，此材料的晶格常數(shù)與剩余半導體襯底12的晶格常數(shù)不同。例如，當半導體襯底12由硅組成時，第一外延半導體材料34可為(例如)硅鍺(SiGe)、硅碳(Si: C)、硅鍺碳(SiGeC)。在一個實施例中，且當將在硅襯底上形成pFET時，第一外延半導體材料34 由SiGe組成。在本發(fā)明的另一個實施例中，且當將在硅襯底上形成nFET時，第一外延半導體材料34由Si:C組成。在一個實施例中，第一外延半導體材料34可未經(jīng)摻雜，亦即，具有零摻雜劑濃度。 在另一個實施例中，第一外延半導體材料34輕摻雜?！篙p摻雜」意謂第一外延半導體材料34 可具有小于5 X IOw原子/cm3的摻雜劑濃度，更典型地摻雜劑濃度小于IX IO18原子/cm3。 可存在于第一外延半導體材料34內(nèi)的摻雜劑的類型取決于正在形成的器件的類型。例如， 當器件為PFET時，可將包括(例如)以下來自元素周期表第IIIA族的摻雜劑原子并入第一外延半導體材料;M內(nèi)硼(B)、鋁(Al)、銦(In)。當器件為nFET時，可將包括(例如) 以下來自元素周期表第VA族的摻雜劑原子并入第一外延半導體材料34內(nèi)磷(P)、砷(As) 及銻(Sb)。第一外延半導體材料34可完全填充該對凹陷區(qū)域觀或部分填充該對凹陷區(qū)域觀。使用第一外延半導體材料34完全填充該對凹陷區(qū)域觀包括一個實施例，其中第一外延半導體材料；34與剩余半導體襯底12的上表面共面?；蛘撸褂玫谝煌庋影雽w材料34 完全填充該對凹陷區(qū)域觀包括一個實施例，其中第一外延半導體材料34在剩余半導體襯底12的上表面上延伸。在附圖中所示的實施例中，第一外延半導體材料34具有與剩余半導體襯底12的上表面共面的上表面。利用熟習該項技術(shù)者所熟知的任何外延生長制程來將第一外延半導體材料34形成在該對凹陷區(qū)域觀中。外延生長確保第一外延半導體材料34為晶體且具有與其中形成第一外延半導體材料34的半導體襯底12的表面相同的結(jié)晶結(jié)構(gòu)。在一個實施例中，可使用共形(conformal)外延生長制程來形成第一外延半導體材料34。共形外延制程的利用確保第一外延半導體材料34與界定每一凹陷區(qū)域的半導體襯底12的暴露表面共形。亦即， 共形外延制程在該對凹陷區(qū)域觀內(nèi)提供遵循每一凹陷區(qū)域的輪廓的第一外延半導體材料 34。在輕摻雜第一外延半導體材料34的實施例中，可利用原位摻雜外延生長制程來形成第一外延半導體材料34，在此制程中將摻雜原子并入前驅(qū)物氣體混合物。用以形成第一外延半導體材料；34的前驅(qū)物的類型為熟習該項技術(shù)者所熟知。將第二外延半導體材料36形成在第一外延半導體材料34的上表面上。第二外延半導體材料36可由與第一外延半導體材料34相同或不同(優(yōu)選地相同)的半導體材料組成。然而，第二外延半導體材料36與第一外延半導體材料34的不同點在于第二外延半導體材料36具有比第一外延半導體材料34高的摻雜劑濃度。亦即，相對于第一外延半導體材料34，第二外延半導體材料36為高度摻雜?！父叨葥诫s」意謂摻雜劑濃度(P型或η型) 大于IX IO19原子/cm3，更典型地摻雜劑濃度大于IX IO^1原子/cm3。在本申請案的一個實施例中，且當使用單晶Si襯底時，第二外延半導體材料36包含贗晶SiGe或Si: C。通過習知外延生長制程形成第二外延半導體材料36，習知外延生長制程包括上文相對于第一外延半導體材料34所提及的共形外延制程?？墒褂萌魏我阎膀?qū)物來形成第二外延半導體材料34。在本發(fā)明的一些實施例中，可形成第一外延半導體材料及第二外延半導體材料，而無需在形成此等材料之間破壞真空。在其它實施例中，通過在每一外延生長步驟之間破壞真空來形成第一外延半導體材料及第二外延半導體材料。觀察到，第一外延半導體材料及第二外延半導體材料形成結(jié)構(gòu)的雙層嵌入的外延半導體源極區(qū)域/漏極區(qū)域。圖3圖示使第一外延半導體材料34及第二外延半導體材料36形成在圖2A所示的該對凹陷區(qū)域觀中之后所形成的結(jié)構(gòu)。當使用第一外延半導體材料34及第二外延半導體材料36填充如圖2B所示的該對凹陷區(qū)域觀‘時將產(chǎn)生類似結(jié)構(gòu)。觀察到，第一外延半導體材料；34給予器件溝道以應變，而第二外延半導體材料36用以經(jīng)由后續(xù)退火步驟在第一外延半導體材料34的上部中形成擴展區(qū)域。在一些實施例中，第二外延半導體材料36 在結(jié)構(gòu)內(nèi)形成凸起的源極區(qū)域/漏極區(qū)域?，F(xiàn)在參閱圖4，其圖示在執(zhí)行驅(qū)使摻雜劑自第二外延半導體材料36進入形成擴散擴展區(qū)域38的第一外延半導體材料34的上部中的退火步驟后的圖3所示的結(jié)構(gòu)。在圖4 中，標號為38的該等區(qū)域的一者為源極擴展區(qū)域，而標號為38的另一區(qū)域為漏極擴展區(qū)域。觀察到，在退火期間，摻雜劑不但自第二外延半導體材料36擴散進第一外延半導體材料34的上部，而且一些摻雜劑亦擴散到位于至少一個柵極疊層18之下的襯底12 (例如底座30)中，如圖4所示。位于至少一個柵極疊層18之下且經(jīng)擴散擴展區(qū)域38界定的半導體襯底12的部分(例如，底座30)為器件溝道40。在典型大于800°C的溫度下，更典型地在大于850°C的溫度下，執(zhí)行用以驅(qū)使摻雜劑自第二外延半導體材料36進入第一外延半導體材料34的上部的退火?？衫每墒箵诫s劑自一個層擴散進入另一層的任何習知退火制程來執(zhí)行退火?？捎靡则?qū)使摻雜劑自第二外延半導體材料36進入第一外延半導體材料34的上部的退火的實例包括(例如)快速熱退火、爐退火、激光退火、微波退火或彼等技術(shù)的組合。退火的持續(xù)時間(亦即，退火時間) 可視所利用的確切退火制程以及退火溫度而變化。典型地，執(zhí)行退火達10分鐘或少于10 分鐘。典型地，在諸如以下惰性氣氛中執(zhí)行退火氦氣、氮氣和/或氬氣。在一些實施例中， 可利用形成氣體(氫氣與氮氣的混合)執(zhí)行退火。因此形成在第一外延半導體材料34中的擴散擴展區(qū)域38的深度取決于所用退火的條件。典型地，自擴散擴展區(qū)域38的與第二外延半導體材料36形成界面的上表面所量測的擴散擴展區(qū)域38的深度自30nm或小于30nm。更典型地，自擴散擴展區(qū)域38的與第二外延半導體材料36形成界面的上表面所量測的擴散擴展區(qū)域38的深度在自5nm至15nm 之間。現(xiàn)在參閱圖5，其圖標在結(jié)構(gòu)內(nèi)執(zhí)行形成可選的暈區(qū)域42的可選的暈注入后的圖 4的結(jié)構(gòu)。可利用熟習該項技術(shù)者所熟知的任何習知暈注入(諸如，傾斜暈離子注入)來執(zhí)行可選的暈注入。在可選的暈注入后，典型在1350°C或低于1350°C的溫度下執(zhí)行可選的暈活性化退火。在一個實施例中，可選的暈活性化退火可包括激光退火或快速熱退火。在一個實施例中，在源極/漏極外延生長后執(zhí)行暈注入。隨后可執(zhí)行單個退火制程(例如，快速熱退火)以在暈區(qū)域中形成擴展并活化摻雜劑?，F(xiàn)在參閱圖6A，其圖示在進行進一步處理后的圖5的結(jié)構(gòu)，進一步處理包括(例如)可選地去除可選的柵極電極帽對、形成第二間隔物(例如，外部間隔物)44、至少在第二外延半導體材料36上形成金屬半導體合金(亦即，硅化物)區(qū)域46。在圖6A中，當柵極電極22由含Si材料組成且去除可選的柵極電極帽M時，亦可在柵極電極22的頂上形成金屬半導體合金區(qū)域。進一步處理亦可包括形成接觸過孔(未圖示)及形成互連結(jié)構(gòu)(亦未圖示)。在將可選的柵極電極帽M自結(jié)構(gòu)去除的實施例中，可利用將柵極電極帽材料相對于第一間隔物26、下層柵極電極22及第二外延半導體材料36選擇性去除的蝕刻劑來執(zhí)行可選的柵極電極帽M的去除。此蝕刻劑的實例包括但不局限于反應性離子蝕刻。利用與用以形成第一間隔物沈相同或不同的制程來形成第二間隔物44。第二間隔物44可由與第一間隔物沈相同或不同的電介質(zhì)材料組成。在一個實施例中，第二間隔物44由與第一間隔物沈不同的電介質(zhì)材料組成。在一些實施例中，且在形成第二間隔物 44之前，可去除第一間隔物沈且形成的第二間隔物44與柵極疊層18的側(cè)壁直接接觸。在一個實施例中，第二間隔物44為比上文提及的第一間隔物沈?qū)挼拈g隔物，且第二間隔物44 的基底位于第二外延半導體材料36的上表面上；第二間隔物44的橫向邊緣與第一間隔物 26的側(cè)壁直接接觸。利用能夠在半導體材料頂上形成金屬半導體合金的任何制程來形成金屬半導體合金區(qū)域46。在本發(fā)明的一個實施例中，利用硅化制程來形成金屬半導體合金區(qū)域46。硅化制程可與第二間隔物44的外部邊緣自對準。硅化制程包括形成金屬，當該金屬與至少第二外延半導體材料36頂上的半導體材料反應時能夠形成金屬半導體合金。用以形成金屬半導體合金區(qū)域46的金屬可包括但不局限于鉭、鈦、鎢、釕、鈷、鎳或這些材料的任何合適的組合。諸如氮化鈦或氮化鉭的擴散阻擋層可形成在金屬的頂上。執(zhí)行使金屬與下層半導體材料之間產(chǎn)生反應的退火，進而形成金屬半導體合金區(qū)域。典型地，退火在至少250°C 或以上的溫度下執(zhí)行?？墒褂脝蝹€退火步驟或多個退火步驟。在執(zhí)行退火后去除任何未反應的金屬及可選的擴散阻擋層。圖6B圖示當如圖4至6A所圖示來處理圖所示的結(jié)構(gòu)時可獲得的產(chǎn)生的結(jié)構(gòu)。觀察到，圖6A圖和圖6B圖示包括位于半導體襯底12的上表面上的至少一個柵極疊層18的結(jié)構(gòu)。該結(jié)構(gòu)進一步包括第一外延半導體材料34，其誘導在至少一個柵極疊層18 的溝道40上的應變。第一外延半導體材料位于在至少一個柵極疊層18的足印處的一對凹陷區(qū)域觀內(nèi)，該對凹陷區(qū)域觀存在于至少一個柵極疊層18的相對側(cè)面上。擴散擴展區(qū)域 38位于每一個凹陷區(qū)域觀的該第一外延半導體材料34的上表面內(nèi)。該結(jié)構(gòu)進一步包括第二外延半導體材料36，其位于擴散擴展區(qū)域38的上表面上。該第二外延半導體材料36具有高于第一外延半導體材料34的摻雜劑濃度。盡管已參閱本發(fā)明的優(yōu)選實施例詳細圖示并描述了本發(fā)明，但熟習該項技術(shù)者應理解，在不脫離本發(fā)明的精神及范疇的情況下可進行形式及細節(jié)上的上述及其它改變。因此本發(fā)明并不意欲局限于所描述并圖示的精確形式和細節(jié)，而是落入所附權(quán)利要求的范圍。工業(yè)適用性
本發(fā)明在并入集成電路芯片的高性能半導體場效應晶體管(FET)器件的設(shè)計和制造中具有工業(yè)適用性，該集成電路芯片可用于各種電裝置。
權(quán)利要求
1.一種半導體結(jié)構(gòu)，其包含至少一個柵極疊層18，其位于半導體襯底12的上表面14上；第一外延半導體材料34，其位于至少一個柵極疊層的足印處，基本上在一對凹陷區(qū)域 28內(nèi)，所述對的凹陷區(qū)域存在于所述至少一個柵極疊層的相對側(cè)面上，所述第一外延半導體材料在所述至少一個柵極疊層的溝道上誘導應變；擴散擴展區(qū)域38，其位于每個所述凹陷區(qū)域中的所述第一外延半導體材料的上表面上；以及第二外延半導體材料36，其位于所述擴散擴展區(qū)域38的上表面上，其中所述第二外延半導體材料具有高于所述第一外延半導體材料的摻雜劑濃度。
2.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述對的凹陷區(qū)域通過所述半導體襯底的底座 30彼此分開。
3.根據(jù)權(quán)利要求2的半導體結(jié)構(gòu)，其中所述底座具有基本上直的側(cè)壁32。
4.根據(jù)權(quán)利要求2的半導體結(jié)構(gòu)，其中所述底座具有滴漏形狀。
5.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述第一外延半導體材料未經(jīng)摻雜或具有小于 5 X IO18原子/cm3的摻雜劑濃度。
6.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述第二外延半導體材料具有大于IXIO19原子/cm3的摻雜劑濃度。
7.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述第一外延半導體材料包含SiGe。
8.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述第一外延半導體材料包含Si:C。
9.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，進一步包含位于所述半導體襯底內(nèi)的暈注入?yún)^(qū)域 42，所述暈區(qū)域與所述擴散擴展區(qū)域和所述第一外延半導體材料接觸。
10.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，進一步包含金屬半導體合金，所述金屬半導體合金至少位于所述第二外延半導體材料的上表面上。
11.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，進一步包含第一間隔物，所述第一間隔物具有位于所述半導體襯底的表面上的基底且具有與所述至少一個柵極疊層的側(cè)壁接觸的橫向邊緣； 以及包含第二間隔物44，所述第二間隔物具有位于所述第二外延半導體材料的上表面上的基底和與所述第一間隔物26的側(cè)壁接觸的橫向邊緣。
12.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中不存在深離子注入源極區(qū)域或深離子注入漏極區(qū)域。
13.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述第一外延半導體材料具有上表面，所述上表面與所述半導體襯底的所述上表面共面或在其之上延伸。
14.根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述第一外延半導體材料具有上表面，所述上表面位于所述半導體襯底的所述上表面之下。
15.一種用于制造半導體結(jié)構(gòu)的方法，其包含以下步驟在柵極疊層18的足印處的半導體襯底12內(nèi)形成一對凹陷區(qū)域觀；在每一個凹陷區(qū)域內(nèi)形成第一外延半導體材料34，所述第一外延半導體材料具有與所述半導體襯底的晶格常數(shù)不同的晶格常數(shù)；在所述第一外延半導體材料的上表面上形成第二外延半導體材料36，其中所述第二外延半導體材料具有高于所述第一外延半導體材料的摻雜劑濃度；以及通過將摻雜劑自所述第二外延半導體材料擴散到所述第一外延半導體材料的上部中而在所述第一外延半導體材料與所述第二外延半導體材料之間形成擴展區(qū)域38。
16.根據(jù)權(quán)利要求15的方法，其中形成所述對的凹陷區(qū)域的步驟包括濕式蝕刻、干式蝕刻或其組合。
17.根據(jù)權(quán)利要求15的方法，其中形成所述對的凹陷區(qū)域的步驟包括干式蝕刻，繼之以橫向濕式蝕刻制程以在所述對的凹陷區(qū)域之間形成所述半導體襯底的滴漏狀底座。
18.根據(jù)權(quán)利要求15的方法，其中形成所述第一外延半導體材料包括外延生長制程。
19.根據(jù)權(quán)利要求15的方法，其中形成所述第一外延半導體材料包括原位摻雜外延生長制程。
20.根據(jù)權(quán)利要求15的方法，其中形成所述第二外延半導體材料包括原位摻雜外延生長制程。
21.根據(jù)權(quán)利要求15的方法，其中形成所述第一和第二外延半導體材料而不在每種材料的形成之間破壞真空。
22.根據(jù)權(quán)利要求15的方法，形成所述擴展區(qū)域包括在800°C或更大的溫度下進行的退火。
23.根據(jù)權(quán)利要求15的方法，還包括在形成所述擴展區(qū)域之后形成暈注入?yún)^(qū)域的步驟。
24.根據(jù)權(quán)利要求15的方法，其進一步包含在至少所述第二外延半導體材料的上表面的頂上形成金屬半導體合金。
25.根據(jù)權(quán)利要求15的方法，其中所述柵極疊層包括第一間隔物，以及其中在形成所述擴展區(qū)域之后在所述第二外延半導體材料的上表面的頂上形成第二間隔物。
全文摘要
本發(fā)明提供一種高性能半導體結(jié)構(gòu)和一種用于制造此結(jié)構(gòu)的方法。所述半導體結(jié)構(gòu)包括位于半導體襯底(12)的上表面(14)上的至少一個柵極疊層(18)，例如，F(xiàn)ET。所述結(jié)構(gòu)進一步包括第一外延半導體材料(34)，其在所述至少一個柵極疊層的溝道(40)上誘導應變。所述第一外延半導體材料位于至少一個柵極疊層的足印處，基本上在所述襯底中的一對凹陷區(qū)域(28)內(nèi)，所述凹陷區(qū)域存在于所述至少一個柵極疊層的相對側(cè)面上。擴散擴展區(qū)域(38)位于每個所述凹陷區(qū)域的所述第一外延半導體材料的上表面內(nèi)。所述結(jié)構(gòu)進一步包括第二外延半導體材料(36)，其位于所述擴散擴展區(qū)域的上表面上。所述第二外延半導體材料具有高于所述第一外延半導體材料的摻雜劑濃度。
文檔編號H01L21/336GK102511081SQ201080041761
公開日2012年6月20日 申請日期2010年9月8日 優(yōu)先權(quán)日2009年9月24日
發(fā)明者A·卡基菲魯茲, B·B·多里斯, G·沙伊迪, 程慷果 申請人:國際商業(yè)機器公司