專利名稱：芯片級電磁干擾屏蔽結構及制造方法
技術領域：
本發(fā)明涉及一種電磁干擾屏蔽結構，且特別涉及一種芯片級(chip level)電磁干擾屏蔽結構及制造方法，并且可直接在晶片背面形成保形屏蔽(conformal shielding)以達到抑制電磁干擾(Electromagnetic Interference, EMI)的效果。
背景技術：
集成電路產(chǎn)業(yè)主要包括集成電路設計、集成電路制造與芯片結構。芯片結構會直接影響集成電路本身的電性能、機械性能、熱性能與光性能，對于集成電路的穩(wěn)定性相當重要，因此芯片結構與電子產(chǎn)品是密不可分的，已經(jīng)成為電子工業(yè)中的核心技術。目前的芯片主要是以印刷電路板(printed circuit board, PCB)作為基板，芯片可設置于基板上，然后再經(jīng)由基板將芯片的電性接腳連接至外部?；迳蠒O置接地層或是金屬層來抑制電磁干擾，通常金屬層是形成在基板的表面或是內層。但是隨著電子產(chǎn)品愈來愈輕薄的設計趨勢，傳統(tǒng)的芯片防電磁干擾的設計已經(jīng)無法滿足目前的需求。

發(fā)明內容
本發(fā)明提供一種芯片級電磁干擾屏蔽結構及制造方法，直接在晶片背面與側壁上形成接地層與連接結構以形成保形屏蔽(conformal shielding)，這樣的設計方式不僅可以達到抑制電磁干擾的效果，同時可以縮小芯片的尺寸。本發(fā)明提出一種芯片級電磁干擾屏蔽結構，適用于設置至少一芯片，該芯片級電磁干擾屏蔽結構包括一半導體基材、至少一接地導線、一接地層與一連接結構。半導體基材的一第一面具有一重配置層，接地層設置于半導體基材的一第二面上。接地導線設置于半導體基材的第一面上且接地導線位于半導體基材的邊緣，連接結構設置于半導體基材的一側壁上，用以連接接地導線與接地層。在本發(fā)明一實施例中，上述半導體基材為一硅基材。上述連接結構以無電鍍工藝形成于半導體基材的側壁上。上述重配置層包括多個金屬導線，用以電性連接至所述芯片。在本發(fā)明一實施例中，上述芯片設置于上述半導體基材的第一面上，芯片級電磁干擾屏蔽結構更包括一保護層，覆蓋于上述芯片之上。保護層中具有多個金屬導線，用以電性連接至重配置層。本發(fā)明另提出一種芯片級電磁干擾屏蔽結構的制造方法，包括下列步驟首先，形成一重配置層于一晶片的一第一面上；然后形成至少一接地導線于晶片的第一面上；接下來，設置至少一芯片于晶片的第一面上且上述接地導線位于芯片之間。然后，形成一接地層于晶片的一第二面；接下來，將晶片切割為多個半導體基材，且所述接地導線分別位于所述半導體基材的邊緣。然后，形成一連接結構于所述半導體基材中的一第一半導體基材的一側壁上，該連接結構用以連接對應于該第一半導體基材的所述接地導線與該接地層。綜合上述，本發(fā)明直接于半導體背面與側面鍍上金屬層以直接形成屏蔽，并且直接于構裝體上直接設計出電路，借此可省略一個印刷電路板以降低成本與體積。
為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合附圖， 作詳細說明如下。


圖1為根據(jù)本發(fā)明第一實施例的芯片級電磁干擾屏蔽結構示意圖。圖2為根據(jù)本發(fā)明第二實施例的芯片工藝的示意圖。圖3為根據(jù)本發(fā)明第二實施例晶片結構示意圖。圖4為根據(jù)本發(fā)明第三實施例的芯片級電磁干擾屏蔽結構的制造方法流程圖。上述附圖中的附圖標記說明如下110:半導體基材111:接地層112:連接結構121 接地導線131 134 芯片140:保護層151、152:金屬導線210 M0:結構301:晶片305:區(qū)域310,320 芯片設置區(qū)域S410 S470 流程圖步驟
具體實施例方式(第一實施例)圖1為根據(jù)本發(fā)明第一實施例的芯片級電磁干擾屏蔽結構示意圖。芯片級電磁干擾屏蔽結構主要包括半導體基材110、接地層111、連接結構112、接地導線121與保護層 140。半導體基材110的上表面(第一面)上具有重配置層(Redistribution Layer,RDL) 以連接芯片131 134，重配置層中具有多個金屬導線，用以連接芯片131 134或進行電信號的傳送。接地導線121設置于半導體基材110的第一面上且位于半導體基材110的邊緣。半導體基材110的下表面(第二面)具有整面的金屬層，此金屬層為接地層111。連接結構112形成于半導體基材110的側壁上，接地層111會經(jīng)由連接結構112連接至接地導線121以形成保形屏蔽(conformal shielding)。其中值得注意的是，上述接地層111、 連接結構112與接地導線121可利用濺鍍(sputtering)的方式形成，但本發(fā)明并不受限于此。芯片131 134上的接地線也可以通過重配置層連接至接地導線121。接地層111與接地導線121會形成金屬屏蔽效應以達到抑制電磁干擾(Electromagnetic Interference, EMI)的效果。連接結構112可利用例如無電鍍工藝與激光技術形成于半導體基材110的側壁上，主要用來連接半導體基材110上下表面的接地導線121與接地層 111。此外，芯片131 134的接地接腳可以通過重配置層連接至接地導線121。
芯片131 134是以覆晶(芯片倒裝)技術配置于半導體基材110的上表面，保護層140覆蓋于集成電路芯片131 134之上以保護芯片131 134。保護層140為模塑復合材料(Molding Compound) 0保護層140中利用鉆孔或鍍孔等形成金屬導線151，將芯片131 134的輸出/輸入(I/O)接腳連接至保護層140上方的金屬導線152。半導體基材110例如為硅基材或是由硅晶片切割而成的基材。本發(fā)明是直接在半導體基材110的背面形成整面的金屬層來形成屏蔽(shielding)，所以不需以額外的印刷電路板來形成屏蔽。 因此利用本發(fā)明的芯片級電磁干擾屏蔽結構可以縮小芯片尺寸，同時簡化程序與降低制造成本。另外，芯片131 134的接腳可經(jīng)由金屬導線151連接至保護層140的上方的金屬導線152，外部的電路可以經(jīng)由金屬導線151與152與集成電路芯片131 134進行電性連接。也就是說，本實施例直接于保護層140上設計出電路以進行電性連接，這樣的結構具有取代集成電路基板的優(yōu)點，同時可以降低制造成本與體積。值得注意的是，位于半導體基材110的側壁的連接結構112主要是用來連接半導體基材110背面的接地層111與正面的接地導線121。在本發(fā)明中，連接結構112的形成方式與形狀可依照設計需求決定，本發(fā)明并不受限。在經(jīng)由上述實施例的說明后，本技術領域普通技術人員應可推知其他實施方式， 在此不加累述。(第二實施例)為實現(xiàn)上述芯片級電磁干擾屏蔽結構，本發(fā)明提出一種芯片級電磁干擾屏蔽結構的制造方法，請同時參照圖2，圖2為根據(jù)本發(fā)明第二實施例的芯片工藝的示意圖。首先在半導體基材110(或是晶片)上形成重配置層與接地導線121，接地導線121設置在半導體基材110的邊緣。若接地導線121是形成于晶片上，接地導線121會設置在不同芯片設置區(qū)域之間，在切割晶片后，接地導線121同樣會位于切割后的半導體基材110的邊緣。芯片 131 134則是以覆晶(芯片倒裝)方式設置于半導體基材110上(參照結構210)。接下來，在半導體基材110上形成保護層140，保護層140為模塑復合材料以保護芯片131 134(參照結構220)。其中，值得注意的是，在晶片切割前，可進行芯片研磨以降低產(chǎn)品厚度。研磨的時機可選擇在重配置層形成前或形成后，本實施例并不受限，其研磨后的芯片厚度也可依照產(chǎn)品需求決定，本實施例并不受限。接下來，利用鉆孔與填孔或是鍍孔等方式，在保護層140中形成金屬導線151，然后利用金屬導線151將芯片131 134連接至保護層140上方的金屬導線152 (參照結構 230)。然后，在半導體基材110的側壁上形成連接結構112以連接半導體基材110兩面的接地導線121與接地層111以形成金屬屏蔽。值得注意的是，上述結構可直接應用于晶片上，在形成保護層140后將晶片切割為多個半導體基材110，接地導線121需要事先規(guī)畫位置以便于在切割后可以位于半導體基材110的邊緣。本實施例中，接地導線121會設置于芯片之間，這樣在切割晶片后，接地導線121便會自然位于半導體基材110。請參照圖3，圖 3為根據(jù)本發(fā)明第二實施例晶片示意圖，其中圖3(b)為圖3(a)中區(qū)域305的放大圖。芯片設置區(qū)域310與320為晶片301上用來設置芯片的區(qū)域(請參照圖3(a))，接地導線121 設置于芯片設置區(qū)域310與320之間(請參照圖3(b))，在沿著芯片設置區(qū)域進行切割后， 接地導線121便會位于芯片設置區(qū)域310的邊緣，也就是半導體基材的邊緣。然后在半導體基材的側壁上形成連接結構以連接接地導線121與另一面的接地層。
(第三實施例)接下來，以流程圖說明本發(fā)明的芯片級電磁干擾屏蔽結構的制造方法，請同時參照圖3與圖4，圖4為根據(jù)本發(fā)明第三實施例的制造方法流程圖。首先，形成一重配置層于一晶片的一第一面上(步驟S410)，然后形成至少一接地導線121于晶片的第一面上(步驟S420)。接下來，設置至少一芯片131 134于晶片的第一面上且所述接地導線121位于所述芯片131 134之間(步驟S430)。然后形成一接地層111于晶片的一第二面(步驟 S440)。接下來，形成一保護層140于晶片上以覆蓋所述芯片131 134(步驟S450)，在保護層140與金屬導線151、152形成后，將晶片切割為多個半導體基材110，接地導線121會分別位于半導體基材110的邊緣(步驟S460)。然后，形成連接結構112于各該半導體基材 110的一側壁上，用以連接各該半導體基材的接地導線121與接地層111以形成屏蔽。本實施例的芯片級電磁干擾屏蔽結構的制造方法的其余實施細節(jié)請參照上述圖1 圖3的說明，在此不加累述。值得注意的是，本實施例可依照設計需求選擇性在晶片上的特定區(qū)域設置接地層與接地導線，這樣可以在特定的半導體基材上形成所需的屏蔽以達到抑制電磁干擾的效果。本發(fā)明并不限制形成接地層與接地導線的區(qū)域、形狀與數(shù)量。綜上所述，本發(fā)明直接在晶片背面與側壁上形成金屬層與連接結構以達到屏蔽的效果，利用本發(fā)明的芯片級電磁干擾屏蔽結構至少具有以下優(yōu)點1.簡化電磁干擾屏蔽結構并降低芯片尺寸。2.降低制造成本。3.提高芯片的穩(wěn)定度。雖然本發(fā)明的較佳實施例已揭示如上，然而本發(fā)明并不受限于上述實施例，任何所屬技術領域中普通技術人員，在不脫離本發(fā)明所揭示的范圍內，當可作些許的更動與調整，因此本發(fā)明的保護范圍應當以所附的權利要求所界定的范圍為準。
權利要求
1.一種芯片級電磁干擾屏蔽結構，適用于設置至少一芯片，其特征在于該芯片級電磁干擾屏蔽結構包括一半導體基材；至少一接地導線，設置于該半導體基材的一第一面上且該接地導線位于該半導體基材的邊緣；一接地層，設置于該半導體基材的一第二面上；以及一連接結構，設置于該半導體基材的一側壁上，用以連接所述接地導線與該接地層。
2.如權利要求1所述的芯片級電磁干擾屏蔽結構，其特征在于該半導體基材為一硅基材，該半導體基材的該第一面具有一重配置層以連接至所述芯片。
3.如權利要求1所述的芯片級電磁干擾屏蔽結構，其特征在于該連接結構以無電鍍工藝形成于該半導體基材的該側壁上。
4.如權利要求1所述的芯片級電磁干擾屏蔽結構，其特征在于該重配置層包括多個金屬導線，用以電性連接至所述芯片。
5.如權利要求1所述的芯片級電磁干擾屏蔽結構，其特征在于所述芯片設置于該半導體基材的該第一面上，該芯片級電磁干擾屏蔽結構更包括一保護層，該保護層覆蓋于所述芯片之上。
6.如權利要求5所述的芯片級電磁干擾屏蔽結構，其特征在于該保護層中具有多個金屬導線，用以電性連接至該重配置層。
7.—種芯片級電磁干擾屏蔽結構的制造方法，其特征在于上述制造方法包括 形成至少一接地導線于該晶片的一第一面上；設置至少一芯片于該晶片的該第一面上且所述接地導線位于所述芯片之間； 形成一接地層于該晶片的一第二面；將該晶片切割為多個半導體基材，且所述接地導線分別位于所述半導體基材的邊緣；以及形成一連接結構于所述半導體基材中的一第一半導體基材的一側壁上，該連接結構用以連接對應于該第一半導體基材的所述接地導線與該接地層。
8.如權利要求7所述的制造方法，其特征在于該晶片為一硅晶片。
9.如權利要求7所述的制造方法，其特征在于該連接結構以無電鍍工藝形成于該第一半導體基材的該側壁上。
10.如權利要求7所述的制造方法，其特征在于更包括 形成一重配置層于一晶片的該第一面上；以及形成一保護層于該晶片上以覆蓋所述芯片。
11.如權利要求10所述的制造方法，其特征在于更包括形成多個金屬導線于該保護層之中，所述金屬導線連接至該重配置層。
全文摘要
一種芯片級電磁干擾屏蔽結構及制造方法，此芯片級電磁干擾屏蔽結構包括半導體基材、至少一接地導線、一接地層與一連接結構。接地導線設置于半導體基材的第一面，接地層設置于半導體基材的第二面，連接結構則形成于半導體基材的側壁上以連接接地層與接地導線以形成屏蔽。此芯片級電磁干擾屏蔽結構可降低芯片體積與成本。
文檔編號H01L21/50GK102456669SQ20111002117
公開日2012年5月16日 申請日期2011年1月14日 優(yōu)先權日2010年10月25日
發(fā)明者吳明哲 申請人:環(huán)旭電子股份有限公司, 環(huán)鴻科技股份有限公司