專利名稱：晶體管及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及晶體管及其制作方法。
背景技術(shù)：
金屬-氧化物_半導(dǎo)體(MOS)晶體管是半導(dǎo)體制造中的最基本器件，其廣泛適用 于各種集成電路中，根據(jù)主要載流子以及制造時(shí)的摻雜類型不同，分為NMOS和PMOS晶體管?，F(xiàn)有技術(shù)提供了一種晶體管的制作方法。請(qǐng)參考圖1至圖3，為現(xiàn)有技術(shù)的晶體管 的制作方法剖面結(jié)構(gòu)示意圖。請(qǐng)參考圖1，提供半導(dǎo)體襯底100，所述半導(dǎo)體襯底100上形成柵介質(zhì)層101和柵 極102，所述柵介質(zhì)層101和柵極102構(gòu)成柵極結(jié)構(gòu)。接著，請(qǐng)參考圖2，在柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)形成輕摻雜區(qū)104，所述輕摻 雜區(qū)104通過離子注入形成。接著，請(qǐng)參考圖3，在柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底上形成柵極結(jié)構(gòu)的側(cè)墻105。進(jìn) 行源/漏區(qū)重?fù)诫s注入(S/D)，在柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底100內(nèi)形成源區(qū)106和漏區(qū) 107。在公開號(hào)為CN101789447A的中國(guó)專利申請(qǐng)中可以發(fā)現(xiàn)更多關(guān)于現(xiàn)有技術(shù)的信
息ο在實(shí)際中發(fā)現(xiàn)，現(xiàn)有方法制作的晶體管的功耗偏大，無法滿足應(yīng)用的要求。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供了一種晶體管及其制作方法，獲得的晶體管功耗小，滿 足了應(yīng)用的要求。為解決上述問題，本發(fā)明提供了一種晶體管，包括半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面的柵極結(jié)構(gòu)；位于所述柵極結(jié)構(gòu)兩側(cè)的半 導(dǎo)體襯底內(nèi)的源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)之間的半導(dǎo)體襯底為溝道區(qū)，還包括位于所述溝道區(qū)下方的半導(dǎo)體襯底內(nèi)的隔離層，所述隔離層用于防止所述源區(qū)和 漏區(qū)之間的漏電流，所述隔離層的寬度小于所述柵極結(jié)構(gòu)的寬度?？蛇x地，所述隔離層的材質(zhì)為絕緣材質(zhì)，所述絕緣材質(zhì)為氧化硅、氮化硅、碳化硅 或氮氧化硅中的一種或多種?？蛇x地，所述隔離層上方的溝道區(qū)的深度范圍為0. 02 0. 04微米?？蛇x地，所述柵極結(jié)構(gòu)的寬度范圍為0. 05 0. 4微米，所述隔離層的寬度范圍為 0. 05 0. 07微米?？蛇x地，所述隔離層的厚度范圍為0. 03 1微米。可選地，所述半導(dǎo)體襯底包括第一襯底；
外延層，位于所述第一襯底上，所述柵極結(jié)構(gòu)位于所述外延層上方，所述源區(qū)和漏 區(qū)位于所述柵極結(jié)構(gòu)兩側(cè)的外延層內(nèi)，所述溝道區(qū)位于所述源區(qū)和漏區(qū)之間的外延層內(nèi)， 所述隔離層位于所述外延層內(nèi)。相應(yīng)地，本發(fā)明還提供一種晶體管的制作方法，包括提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底表面形成柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)之間的半 導(dǎo)體襯底為溝道區(qū)；在所述溝道區(qū)下方的半導(dǎo)體襯底內(nèi)形成隔離層，所述隔離層的寬度小于所述柵極 結(jié)構(gòu)的寬度，所述隔離層用于防止所述源區(qū)和漏區(qū)之間漏電流?？蛇x地，所述隔離層的材質(zhì)為絕緣材質(zhì)，所述絕緣材質(zhì)為氧化硅、氮化硅、碳化硅 或氮氧化硅中的一種或多種。可選地，所述隔離層上方的溝道區(qū)的深度范圍為0. 02 0. 04微米。可選地，所述柵極結(jié)構(gòu)的寬度范圍為0. 05 0. 4微米，所述隔離層的寬度范圍為 0. 05 0. 07微米。可選地，所述隔離層的厚度范圍為0. 03 1微米?？蛇x地，所述半導(dǎo)體襯底的制作方法包括提供第一襯底； 在所述第一襯底上形成外延層；在所述外延層表面形成所述柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)兩側(cè)的外延層內(nèi)形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)之間的外延層 為有源區(qū)；在所述有源區(qū)下方的外延層內(nèi)形成隔離層，所述隔離層的寬度小于所述柵極結(jié)構(gòu) 的寬度。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本發(fā)明提供的晶體管在源區(qū)和漏區(qū)之間的溝道區(qū)下方設(shè)置隔離層，在柵極施加控 制電壓時(shí)，所述源區(qū)和漏區(qū)分別形成電場(chǎng)，所述隔離層能夠防止所述源區(qū)的電場(chǎng)和漏區(qū)電 場(chǎng)驅(qū)動(dòng)載流子在源區(qū)和漏區(qū)之間的溝道區(qū)的下方流動(dòng)，防止所述溝道區(qū)下方形成漏電流， 從而減小了晶體管漏電流，減小了晶體管的功耗，滿足了應(yīng)用的要求。而且，這一方法保留 了完整的溝道區(qū)，因而減小了開啟飽和電流的損失。


圖1 3是現(xiàn)有的晶體管制作方法剖面結(jié)構(gòu)示意圖；圖4是本發(fā)明一個(gè)實(shí)施例的晶體管結(jié)構(gòu)示意圖；圖5是本發(fā)明的晶體管制作方法流程示意圖；圖6 圖9是本發(fā)明一個(gè)實(shí)施例的晶體管制作方法剖面結(jié)構(gòu)示意圖。
具體實(shí)施例方式現(xiàn)有方法制作的晶體管的功耗偏大，無法滿足應(yīng)用的要求。經(jīng)過發(fā)明人研究發(fā)現(xiàn)， 由于現(xiàn)有的晶體管漏電流，使得所述晶體管的功耗偏大。造成所述漏電流的原因是源區(qū)和漏區(qū)之間存在漏電流。結(jié)合圖3，當(dāng)在所述漏區(qū)107處施加控制電壓時(shí)，漏區(qū)的電場(chǎng)隨著耗 盡層的展寬進(jìn)入溝道區(qū)，與源區(qū)電場(chǎng)逐漸接近，這會(huì)降低溝道區(qū)的勢(shì)壘，從而引起源漏區(qū)之 間的漏電流。所述漏電流現(xiàn)象在源區(qū)106和漏區(qū)107的溝道區(qū)下方(圖3中的溝道區(qū)下方 的108區(qū)域)更為顯著。為了解決上述問題，發(fā)明人提出一種晶體管，包括半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面柵極結(jié)構(gòu)；位于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo) 體襯底內(nèi)的源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)之間為溝道區(qū)，還包括位于所述溝道區(qū)下方的半導(dǎo)體襯底內(nèi)的隔離層，所述隔離層用于防止所述源區(qū)和 漏區(qū)之間的漏電流，所述隔離層的寬度小于所述柵極結(jié)構(gòu)的寬度。下面結(jié)合具體的實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)地說明。結(jié)合圖4所示的本發(fā)明一個(gè)實(shí)施例的晶體管結(jié)構(gòu)示意圖，所述晶體管包括半導(dǎo)體襯底200，所述半導(dǎo)體襯底200的材質(zhì)為半導(dǎo)體材質(zhì)，例如所述半導(dǎo)體襯底 200可以為硅或鍺硅；柵介質(zhì)層204，位于所述半導(dǎo)體襯底200的表面，所述柵介質(zhì)層204的材質(zhì)為氧化 硅，其厚度范圍為10 300埃；柵極205，位于所述柵介質(zhì)層204的表面，所述柵極205的材質(zhì)為多晶硅，其厚度范 圍為500 3000埃，所述柵極205與柵介質(zhì)層204構(gòu)成柵極結(jié)構(gòu)；側(cè)墻208，位于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底200表面，所述側(cè)墻208為單層的 絕緣層或氧化硅_氮化硅_氧化硅構(gòu)成的三層ONO結(jié)構(gòu)，所述絕緣層材質(zhì)為氧化硅、氮化 硅、碳化硅或氮氧化硅；輕摻雜區(qū)207，位于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底200內(nèi)；源區(qū)210，位于所述半導(dǎo)體襯底200 —側(cè)的半導(dǎo)體襯底200內(nèi)，所述源區(qū)210與所 述側(cè)墻208相鄰；漏區(qū)209，位于所述半導(dǎo)體襯底200另一側(cè)的半導(dǎo)體襯底200內(nèi)，所述漏區(qū)209與 所述側(cè)墻208相鄰，所述源區(qū)210和漏區(qū)209之間的半導(dǎo)體襯底為溝道區(qū)(圖中未示出)；隔離層201，位于所述溝道區(qū)下方的半導(dǎo)體襯底200內(nèi)，所述隔離層201用于防止 所述源區(qū)210和漏區(qū)209之間的漏電流，所述隔離層201的寬度小于所述柵極結(jié)構(gòu)的寬度。所述溝道區(qū)用于所述源區(qū)210和漏區(qū)209之間的導(dǎo)電通道。作為一個(gè)實(shí)施例，所 述溝道區(qū)的深度范圍為0. 02 0. 04微米。所述隔離層201的寬度應(yīng)小于所述柵極結(jié)構(gòu)的寬度。本發(fā)明所述的柵極結(jié)構(gòu)的寬 度為柵極結(jié)構(gòu)的柵極205的寬度。作為一個(gè)實(shí)施例，所述柵極205的寬度范圍為0. 05 0. 4微米，所述隔離層201的寬度范圍為0. 05 0. 07微米。所述隔離層201可以防止源區(qū) 210和漏區(qū)210的載流子經(jīng)過源區(qū)210和漏區(qū)209之間的溝道區(qū)下方的半導(dǎo)體襯底200，從 而防止所述溝道區(qū)下方的半導(dǎo)體襯底200內(nèi)形成漏電流。所述隔離層201的材質(zhì)為絕緣材質(zhì)，所述絕緣材質(zhì)為氧化硅、氮化硅、碳化硅或氮 氧化硅中的一種或多種。所述隔離層201用于阻止載流子在源區(qū)210和漏區(qū)209之間的溝道區(qū)以外的半導(dǎo) 體襯底200的其他區(qū)域流動(dòng)，即在所述溝道區(qū)下方的半導(dǎo)體襯底200內(nèi)不會(huì)有漏電流形成。 因此，需要對(duì)所述隔離層201的厚度進(jìn)行優(yōu)化設(shè)置，作為一個(gè)實(shí)施例，所述隔離層201的厚度范圍為0. 03 1微米。需要說明的是，作為一個(gè)實(shí)施例，所述具有隔離層、源區(qū)和漏區(qū)以及柵極結(jié)構(gòu)的半 導(dǎo)體襯底的結(jié)構(gòu)還可以為第一襯底，所述第一襯底的材質(zhì)為半導(dǎo)體材質(zhì)，例如為硅、鍺硅等；外延層，位于所述第一襯底上，所述外延層的材質(zhì)與所述第一襯底的材質(zhì)相同，所 述柵極結(jié)構(gòu)位于所述外延層上方，所述源區(qū)和漏區(qū)位于所述柵極結(jié)構(gòu)兩側(cè)的外延層內(nèi)，所 述溝道區(qū)位于所述源區(qū)和漏區(qū)之間的外延層內(nèi)，所述隔離層位于所述外延層內(nèi)。相應(yīng)地，本發(fā)明還提供一種晶體管的制作方法，請(qǐng)參考圖5所示的本發(fā)明的晶體 管的制作方法流程示意圖，所述方法包括步驟Si，提供半導(dǎo)體襯底；步驟S2，在所述半導(dǎo)體襯底表面形成柵極結(jié)構(gòu)；步驟S3，在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū) 之間的半導(dǎo)體襯底為溝道區(qū)；步驟S4，在所述溝道區(qū)下方的半導(dǎo)體襯底內(nèi)形成隔離層，所述隔離層的寬度小于 所述柵極結(jié)構(gòu)的寬度，所述隔離層用于防止所述源區(qū)和漏區(qū)之間漏電流。下面結(jié)合具體的實(shí)施例對(duì)本發(fā)明的技術(shù)方案進(jìn)行詳細(xì)地說明。請(qǐng)結(jié)合圖6 圖9所示的本發(fā)明一個(gè)實(shí)施例的晶體管制作方法剖面結(jié)構(gòu)示意圖。首先，請(qǐng)參考圖6，提供半導(dǎo)體襯底200，所述半導(dǎo)體襯底200內(nèi)形成有隔離層201， 所述隔離層201表面覆蓋有部分所述半導(dǎo)體襯底200。作為一個(gè)實(shí)施例，形成有隔離層201的半導(dǎo)體襯底200的制作方法為提供半導(dǎo)體襯底200 ；對(duì)所述半導(dǎo)體襯底200進(jìn)行減薄，沿所述半導(dǎo)體襯底200的厚度方向去除部分半 導(dǎo)體襯底200，去除的半導(dǎo)體襯底200的厚度等于將要形成的隔離層的厚度與所述隔離層 上方的半導(dǎo)體襯底200的厚度之和；在所述半導(dǎo)體襯底200上形成隔離層201，所述隔離層201的位置應(yīng)與后續(xù)形成的 柵極結(jié)構(gòu)和源區(qū)、漏區(qū)和源區(qū)與漏區(qū)之間的溝道區(qū)的位置對(duì)應(yīng)，即所述隔離層201應(yīng)位于 所述柵極結(jié)構(gòu)下方、所述源區(qū)和漏區(qū)之間，且所述隔離層201位于所述溝道區(qū)下方，所述隔 離層的寬度應(yīng)小于后續(xù)形成的柵極結(jié)構(gòu)的寬度，所述隔離層201的材質(zhì)為氧化硅、氮化硅、 碳化硅或氮氧化硅，所述隔離層201可以利用化學(xué)氣相沉積工藝或熱氧化工藝制作，所述 隔離層201的厚度范圍為0. 03 1微米，寬度范圍為0. 05 0. 07微米；進(jìn)行外延沉積工藝，在半導(dǎo)體襯底200上形成外延層，所述外延層的材質(zhì)與所述 半導(dǎo)體襯底200的材質(zhì)相同，位于所述隔離層201上方的外延層作為溝道區(qū)，所述溝道區(qū) 為后續(xù)形成源區(qū)和漏區(qū)之間的導(dǎo)電溝道，位于所述隔離層201表面的外延層的厚度范圍為 0. 02 0. 04微米。作為本發(fā)明的又一實(shí)施例，形成有隔離層201的半導(dǎo)體襯底200的制作方法為提供第一襯底200 ；在所述第一襯底200的表面形成隔離層201，所述隔離層201的位置應(yīng)與后續(xù)形成 的柵極結(jié)構(gòu)和源區(qū)、漏區(qū)和源區(qū)與漏區(qū)之間的溝道區(qū)的位置對(duì)應(yīng)，即所述隔離層201應(yīng)位 于所述柵極結(jié)構(gòu)下方、所述源區(qū)和漏區(qū)之間，且所述隔離層201位于所述源區(qū)和漏區(qū)之間的溝道區(qū)下方，所述隔離層201的寬度小于后續(xù)形成的柵極結(jié)構(gòu)的寬度，所述隔離層201的 材質(zhì)為氧化硅、氮化硅、碳化硅或氮氧化硅，所述隔離層201的厚度范圍為0. 03 1微米， 寬度范圍為0. 05 0. 07微米；進(jìn)行外延沉積工藝，在所述半導(dǎo)體襯底200表面形成外延層，所述外延層覆蓋所 述隔離層201，覆蓋于所述隔離層201上方的外延層將作為后續(xù)形成的源區(qū)和漏區(qū)之間的 導(dǎo)電溝道，覆蓋于所述隔離層201表面的外延層的厚度范圍為0. 02 0. 04微米。然后，請(qǐng)參考圖7，在所述半導(dǎo)體襯底200表面依次形成柵介質(zhì)層204和柵極205， 所述柵介質(zhì)層204和柵極205構(gòu)成所述柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)位于所述隔離層201上方， 所述柵極205的寬度大于等于所述隔離層201的寬度。作為一個(gè)實(shí)施例，所述柵極205的 寬度范圍為0. 05 0. 4微米。所述柵極205的材質(zhì)為多晶硅。所述柵介質(zhì)層204的材質(zhì)為氧化硅，其制作方法為公知的熱氧化方法，所述柵介 質(zhì)層204的厚度范圍為10 300埃。然后，請(qǐng)參考圖8，以所述柵極結(jié)構(gòu)為掩膜，進(jìn)行輕摻雜離子注入(LDDimplant)， 在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底200內(nèi)形成輕摻雜區(qū)207。形成輕摻雜區(qū)207的方法與 現(xiàn)有技術(shù)相同，作為本領(lǐng)域技術(shù)人員的公知技術(shù)，在此不做詳細(xì)的說明。 然后，請(qǐng)參考圖9，在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底200表面形成側(cè)墻208，所述 側(cè)墻208的制作方法與現(xiàn)有技術(shù)相同，作為本領(lǐng)域技術(shù)人員的公知技術(shù)，在此不做詳細(xì)的 說明。然后，以柵極結(jié)構(gòu)和側(cè)墻208為掩膜，進(jìn)行源/漏離子注入(SD implant)，在所述 柵極結(jié)構(gòu)和側(cè)墻208兩側(cè)的半導(dǎo)體襯底200內(nèi)形成源區(qū)210和漏區(qū)209，所述源區(qū)210和漏 區(qū)209之間的半導(dǎo)體襯底為溝道區(qū)，所述溝道區(qū)位于所述隔離層201上方。所述源/漏離 子注入與現(xiàn)有技術(shù)相同，作為本領(lǐng)域技術(shù)人員的公知技術(shù)，在此不做詳細(xì)的說明。綜上，本發(fā)明提供的晶體管及其制作方法，在溝道區(qū)下方的半導(dǎo)體襯底內(nèi)形成隔 離層，所述隔離層可以防止源區(qū)和漏區(qū)之間的載流子經(jīng)過溝道區(qū)下方的半導(dǎo)體襯底，防止 所述溝道區(qū)下方的半導(dǎo)體襯底內(nèi)形成漏電流，降低了晶體管的功耗，滿足了應(yīng)用的要求。雖然本發(fā)明已以較佳實(shí)施例披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng) 當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種晶體管，包括半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面的柵極結(jié)構(gòu)；位于所述柵 極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)的源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)之間的半導(dǎo)體襯底為溝道區(qū)， 其特征在于，還包括位于所述溝道區(qū)下方的半導(dǎo)體襯底內(nèi)的隔離層，所述隔離層用于防止所述源區(qū)和漏區(qū) 之間的漏電流，所述隔離層的寬度小于所述柵極結(jié)構(gòu)的寬度。
2.如權(quán)利要求1所述的晶體管，其特征在于，所述隔離層的材質(zhì)為絕緣材質(zhì)，所述絕緣 材質(zhì)為氧化硅、氮化硅、碳化硅或氮氧化硅中的一種或多種。
3.如權(quán)利要求1所述的晶體管，其特征在于，所述隔離層上方的溝道區(qū)的深度范圍為 0. 02 0. 04微米。
4.如權(quán)利要求1所述的晶體管，其特征在于，所述柵極結(jié)構(gòu)的寬度范圍為0.05 0. 4 微米，所述隔離層的寬度范圍為0. 05 0. 07微米。
5.如權(quán)利要求1所述的晶體管，其特征在于，所述隔離層的厚度范圍為0.03 1微米。
6.如權(quán)利要求1所述的晶體管，其特征在于，所述半導(dǎo)體襯底包括第一襯底；外延層，位于所述第一襯底上，所述柵極結(jié)構(gòu)位于所述外延層上方，所述源區(qū)和漏區(qū)位 于所述柵極結(jié)構(gòu)兩側(cè)的外延層內(nèi)，所述溝道區(qū)位于所述源區(qū)和漏區(qū)之間的外延層內(nèi)，所述 隔離層位于所述外延層內(nèi)。
7.一種制作如權(quán)利要求1所述的晶體管的方法，其特征在于，包括提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底表面形成柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)之間的半導(dǎo)體 襯底為溝道區(qū)；在所述溝道區(qū)下方的半導(dǎo)體襯底內(nèi)形成隔離層，所述隔離層的寬度小于所述柵極結(jié)構(gòu) 的寬度，所述隔離層用于防止所述源區(qū)和漏區(qū)之間漏電流。
8.如權(quán)利要求7所述的晶體管的制作方法，其特征在于，所述隔離層的材質(zhì)為絕緣材 質(zhì)，所述絕緣材質(zhì)為氧化硅、氮化硅、碳化硅或氮氧化硅中的一種或多種。
9.如權(quán)利要求7所述的晶體管的制作方法，其特征在于，所述隔離層上方的溝道區(qū)的 深度范圍為0. 02 0. 04微米。
10.如權(quán)利要求7所述的晶體管的制作方法，其特征在于，所述柵極結(jié)構(gòu)的寬度范圍為 0. 05 0. 4微米，所述隔離層的寬度范圍為0. 05 0. 07微米。
11.如權(quán)利要求7所述的晶體管的制作方法，其特征在于，所述隔離層的厚度范圍為 0. 03 1微米。
12.如權(quán)利要求7所述的晶體管的制作方法，其特征在于，所述半導(dǎo)體襯底的制作方法 包括提供第一襯底；在所述第一襯底上形成外延層；在所述外延層表面形成所述柵極結(jié)構(gòu)；在所述柵極結(jié)構(gòu)兩側(cè)的外延層內(nèi)形成源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)之間的外延層為有 源區(qū)；在所述有源區(qū)下方的外延層內(nèi)形成隔離層，所述隔離層的寬度小于所述柵極結(jié)構(gòu)的寬度。
全文摘要
本發(fā)明提供了一種晶體管及其制作方法，所述晶體管包括半導(dǎo)體襯底；位于所述半導(dǎo)體襯底表面柵極結(jié)構(gòu)；位于所述柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底內(nèi)的源區(qū)和漏區(qū)，所述源區(qū)和漏區(qū)之間的半導(dǎo)體襯底為溝道區(qū)；位于所述溝道區(qū)下方的半導(dǎo)體襯底內(nèi)的隔離層，所述隔離層用于防止所述源區(qū)和漏區(qū)之間的漏電流，所述隔離層的寬度小于所述柵極結(jié)構(gòu)的寬度。本發(fā)明減小了晶體管的漏電流，降低了晶體管的功耗，滿足了應(yīng)用的要求。
文檔編號(hào)H01L21/336GK102122669SQ20111002964
公開日2011年7月13日 申請(qǐng)日期2011年1月27日 優(yōu)先權(quán)日2011年1月27日
發(fā)明者馮雪, 吳小利, 唐樹澍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司