專利名稱：在襯底窗區(qū)域上具有減少構(gòu)形的soi半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
總的來說，本發(fā)明是有關(guān)集成電路，尤其是有關(guān)包括形成在襯底的晶體材料中的如襯底二極管的半導(dǎo)體元件的SOI半導(dǎo)體器件。
背景技術(shù)：
集成電路的制造需要大量的如晶體管和其他類似物的電路元件，并且按照特定的線路布局，形成在給定的芯片區(qū)域上。一般而言，目前實施有多個工藝技術(shù)，其中用于例如微處理器、存儲芯片、專用集成電路(application specific ICs，簡稱ASICs)和其他類似物的復(fù)雜電路，考慮到運行速度和/或功耗和/或成本效益，CMOS技術(shù)由于優(yōu)越的特性，是前途最有希望的方法之一。在采用CMOS技術(shù)制造復(fù)雜的集成電路時，數(shù)百萬個互補晶體管，即 N溝道晶體管(N-channeltransistor)和 P 溝道晶體管(P-channel transistor)，形成在包含結(jié)晶半導(dǎo)體層的襯底上。MOS晶體管不論是N溝道晶體管或P溝道晶體管，包括所謂的PN結(jié)，其是由高摻雜漏極和源極區(qū)的接口與設(shè)置在漏極區(qū)和源極區(qū)之間的反向或微弱摻雜溝道區(qū)形成。溝道區(qū)的電導(dǎo)率(conductivity)，即導(dǎo)電溝道的驅(qū)動電流能力，是由形成在溝道區(qū)上的柵極電極控制，并且由薄絕緣層隔開。由于柵極電極施以適當(dāng)?shù)目刂齐妷海栽谛纬蓪?dǎo)電溝道后，溝道區(qū)的電導(dǎo)率尤其是取決于源極和漏極區(qū)之間的距離，這也被稱為溝道長度。因此，減少特征尺寸，特別是，場效應(yīng)晶體管的柵極長度，已成為重要的設(shè)計標(biāo)準(zhǔn)。鑒于進一步提高晶體管的性能，除了其他優(yōu)點外，由于減少了 PN結(jié)的寄生電容的特點，從而允許比塊狀晶體管(bulk transistors)更高的開關(guān)速度(switching speed)，使得絕緣體上覆半導(dǎo)體或硅(semiconductor-or silicon-on-insulator，簡稱S0I)架構(gòu)用于制造MOS晶體管的重要性不斷增加。在SOI晶體管中，設(shè)置漏極和源極區(qū)以及溝道區(qū)的半導(dǎo)體區(qū)，也被稱為體區(qū)(body)，是被介質(zhì)包封的(dielectrically encapsulated)。這種構(gòu)造提供了顯著的優(yōu)勢，但也產(chǎn)生了許多的問題。舉例來說，如二極管等的半導(dǎo)體元件，由于某些器件的要求，可能必須在襯底材料中實現(xiàn)，從而需要適當(dāng)區(qū)域的形成，其中必須曝露襯底材料。任何這樣的區(qū)域可稱為襯底窗，并且由于突出的表面構(gòu)形(pronounced surface topography)，可能影響進一步的處理。例如，由于晶體管顯著的熱產(chǎn)生，如微處理器等的高性能器件的一個重要問題即是高效的器件內(nèi)部的溫度管理。由于埋入絕緣層造成的SOI器件的減少的熱耗散能力，SOI器件中的瞬間溫度的相應(yīng)傳感特別的重要。在通常的情況下，熱傳感應(yīng)用可能使用適當(dāng)?shù)亩O管結(jié)構(gòu)，其中二極管的特性可允許獲得在二極管結(jié)構(gòu)附近的熱狀況的信息。在二極管結(jié)構(gòu)的基礎(chǔ)上獲得各自的測量數(shù)據(jù)的敏感性和準(zhǔn)確性，顯著依賴于二極管的特性，即二極管的電流/電壓特性，這可能取決于溫度和其它參數(shù)。因此，熱傳感應(yīng)用通常希望能夠提供實質(zhì)上“理想”的二極管特性，以便允許在半導(dǎo)體器件內(nèi)的溫度狀況的精確估計。在SOI器件中，相應(yīng)的二極管結(jié)構(gòu)，即各自的PN結(jié)，常形成在襯底窗區(qū)域，即位在埋入絕緣層下面的襯底材料中，上面形成了“主動”(active)半導(dǎo)體層，用于在其中形成晶體管元件。因此，至少需要有一些額外的處理步驟，例如，蝕刻通過半導(dǎo)體層，或相應(yīng)的溝槽隔離區(qū)域，用以及通過埋入絕緣層，以曝露結(jié)晶襯底材料。另一方面，通常設(shè)計用于形成襯底二極管的工藝流程，以表現(xiàn)與用于形成實際如晶體管結(jié)構(gòu)的電路元件的工藝順序高度的兼容性。雖然在先進的SOI半導(dǎo)體器件中提供襯底二極管，是半導(dǎo)體器件運行時獲得可靠的溫度數(shù)據(jù)最有前途希望的方法，但是傳統(tǒng)形成襯底二極管的方法可能導(dǎo)致重大的產(chǎn)率損失，因此，由于器件特征，如晶體管和線等的不斷萎縮，在相應(yīng)的襯底窗造成性能的損失。 例如，在包括場效應(yīng)晶體管的先進的半導(dǎo)體器件中，柵極長度已達到約40納米及以下的數(shù)值，從而提高封裝密度，并且還提供了單個晶體管的優(yōu)越性能。同樣，布線網(wǎng)絡(luò)(wiring network)，即結(jié)合適當(dāng)?shù)慕佑|層(contactlevel)的金屬化系統(tǒng)，必須妥善應(yīng)用在先進半導(dǎo)體器件的器件層中的提高的封裝密度，從而也需要減少橫向尺寸的接觸元件和金屬特征。 同時，各種金屬化層的厚度或高度可能要減少，以符合減少的橫向尺寸。在接觸層的制造期間，即在其中形成連接到以半導(dǎo)體為基礎(chǔ)的電路元件的接觸區(qū)的電介質(zhì)材料和相應(yīng)的接觸元件，以及在復(fù)雜的金屬化系統(tǒng)的金屬化層的制造期間，必須采用許多非常復(fù)雜的工藝，例如光刻工藝、沉積和圖案化工藝，可能對特定制造階段考慮的半導(dǎo)體器件的整體的表面構(gòu)形非常敏感。特別是，在拋光工藝的基礎(chǔ)上，任何材料的去除過程已確定在形成接觸元件和金屬化層時，會造成重大的不平整，參考圖1，將進行更詳細(xì)的描述。圖1示意性說明半導(dǎo)體器件100的橫截面圖，其代表SOI器件100包括襯底101、 埋入絕緣層103和以硅為基礎(chǔ)的半導(dǎo)體層104。襯底101可代表硅襯底，因此包括結(jié)晶襯底材料102，其上形成埋入絕緣層103，這通常是由二氧化硅組成。如圖所示，在特定的器件區(qū)域IlOA中，埋入絕緣材料103和半導(dǎo)體層104至少部分被去除，以便在結(jié)晶襯底材料102 內(nèi)的器件區(qū)域IlOA中，提供任何的電路元件。如前所述，器件區(qū)域IlOA也可稱為襯底窗， 并且經(jīng)常用于實現(xiàn)器件區(qū)域IlOA內(nèi)的結(jié)晶襯底材料202之中及之上的多數(shù)個襯底二極管 150。另一方面，器件區(qū)域1IOB包括半導(dǎo)體層104，在其中及其上形成電路元件，例如先進的晶體管等，其中，為了方便，單個晶體管元件I60繪示于圖1。如上所述，在先進的應(yīng)用中，晶體管160可包括柵極長度大約40納米(nm)及以下的柵極電極結(jié)構(gòu)161。此外，晶體管160包括漏極和源極區(qū)162，其中至少其較深的區(qū)域具有大致相同的配置，即摻雜劑濃度，如襯底二極管150的高摻雜區(qū)152，然而，其中摻雜區(qū)152 形成在器件區(qū)域IlOA內(nèi)的晶體襯底材料102中所設(shè)置的適當(dāng)?shù)膿诫s阱區(qū)102W內(nèi)。同樣， 襯底二極管150可進一步包括高摻雜區(qū)153，與晶體管160相比，其具有與逆導(dǎo)型(inverse conductivity type)晶體管元件的任何漏極和源極區(qū)相類似的配置。為了方便起見，任何此類的晶體管不繪示于圖1。在繪示的例子中，晶體管160可代表N溝道晶體管，因此，漏極和源極區(qū)162和高摻雜區(qū)152代表N摻雜區(qū)。在阱區(qū)102W中結(jié)合N型摻雜，區(qū)152可代表襯底二極管150的陰極。另一方面，P摻雜區(qū)153可形成具有N型阱區(qū)102W的PN結(jié)102P， 因此可作為襯底二極管150的陽極。此外，如繪示，由于減少電路元件160和150的接觸電阻率，金屬硅化物區(qū)164和151分別可提供在如以鎳硅化物及其類似物為形式的高摻雜區(qū) 162，152，153。陰極側(cè)，即區(qū)152，以及陽極側(cè)，即區(qū)153，在每一個襯底二極管150內(nèi)被部分阱區(qū)102W隔開，其上提供部分的埋入絕緣層103和半導(dǎo)體層104，以103D，104D表示。依整體工藝策略的不同，額外的材料，如柵電介質(zhì)材料，和電極材料，如多晶硅等等，可形成在部分104D上。應(yīng)能進一步理解的，在其他情況下，部分104D可代表絕緣材料，即通常形成在半導(dǎo)體層104中，以橫向界定相應(yīng)的主動區(qū)或半導(dǎo)體區(qū)的剩余隔離結(jié)構(gòu)，在其內(nèi)及其上形成如晶體管160等的電路元件。為了方便起見，任何此類的隔離結(jié)構(gòu)不繪示于圖1。在器件層上，即半導(dǎo)體層104和其內(nèi)及其上形成的任何電路元件，如晶體管160，以及器件區(qū)域 IlOA內(nèi)的襯底二極管150上，提供接觸層120，可被視為用于連接電路元件160，150與金屬化系統(tǒng)的接口，為了方便說明，其中繪示第一金屬化層130。接觸層120包括一個或多個適當(dāng)?shù)碾娊橘|(zhì)材料，如層121結(jié)合層122，例如，分別為氮化硅和二氧化硅的形式。此外，接觸層120包括接觸元件123A，123B，其一方面連接到摻雜半導(dǎo)體區(qū)152，153，另一方面連接到層104中的如漏極和源極區(qū)162的摻雜半導(dǎo)體區(qū)。接觸元件123A，123B以適當(dāng)?shù)膶?dǎo)電材料的形式提供，如鎢，鋁等等，可能結(jié)合適當(dāng)?shù)膶?dǎo)電阻擋層材料，如氮化鈦，鈦等等。金屬化層130包括任何適當(dāng)?shù)碾娊橘|(zhì)材料，如低K電介質(zhì)材料，可理解的是，具有介電常數(shù)為3.0或更少的電介質(zhì)材料，并結(jié)合任何其他材料，如蝕刻終止層(未繪示)等等。此外，金屬線133a提供于電介質(zhì)材料131中，用以連接到器件區(qū)域IlOA內(nèi)的接觸元件 123A，而金屬線13 連接到器件區(qū)域IlOB內(nèi)的接觸元件12!3B。金屬線133A，13 通常由銅結(jié)合如鉭，氮化鉭等等的適當(dāng)?shù)膶?dǎo)電阻擋層材料所組成。如圖1所繪示的半導(dǎo)體器件100，可通過以下的工藝策略為基礎(chǔ)形成。器件區(qū)域 IlOA內(nèi)的結(jié)晶襯底材料102的阱區(qū)102W，可能于任何適當(dāng)?shù)闹圃祀A段形成，即在半導(dǎo)體層 104中形成相應(yīng)的主動區(qū)后，通過執(zhí)行遮罩植入工藝。為此，執(zhí)行高能量植入工藝，以通過層104和103植入?yún)^(qū)102W的阱摻雜劑種(well dopant species)，并進入到結(jié)晶襯底材料102。在其他情況下，通過提供適當(dāng)?shù)奈g刻遮罩，以蝕刻通過層104，103，襯底窗IlOA可先形成，從而曝露器件區(qū)域IlOA內(nèi)的部分襯底材料102，同時保留部分104D，103D。在其他情況下，在相應(yīng)的柵極電極結(jié)構(gòu)，如晶體管160的柵極電極結(jié)構(gòu)161形成后，可能執(zhí)行用于曝露在區(qū)域IlOA內(nèi)的部分材料102的相應(yīng)的蝕刻工藝。此后，執(zhí)行任何適當(dāng)?shù)墓に嚕?以完成晶體管160，從而進行用于形成N型和P型晶體管的漏極和源極區(qū)162的適當(dāng)?shù)闹踩牍に?，從而也適用于形成襯底二極管150的高摻雜區(qū)152和153的適當(dāng)?shù)恼谡謾C制。在用于激活摻雜劑的任何退火工藝和再結(jié)晶離子植入導(dǎo)致的損害后，也開始摻雜劑的擴散， 如果需要的話，金屬硅化物區(qū)164，151可普遍形成在晶體管160和襯底二極管150中。因此，電路元件160和150可在大致相同的工藝順序的基礎(chǔ)上形成，從而提供非常有效的整體生產(chǎn)流程，然而，在器件區(qū)域IlOA和IlOB之間的高度水平產(chǎn)生顯著的差異。高度水平的差異造成的突出表面構(gòu)形可能反過來導(dǎo)致器件100進一步處理時的重大不平整。S卩，在沉積電介質(zhì)材料或接觸層材料之后，在器件區(qū)域IlOA和IlOB之間可能仍存在一定程度的高度差。也就是說，通常情況下，如氮化硅材料的材料121，在具有或多或少共形沉積行為(conformal deposition behavior)的等離子體增強化學(xué)氣相沉禾只(plasma enhanced chemical vapor exposition，簡稱PECVD)技術(shù)的基礎(chǔ)上沉積。此后，沉積例如以二氧化硅為形式的材料122，例如，通過優(yōu)越的填洞能力的沉積技術(shù)，例如高密度等離子體CVD、次大氣壓(sub-atmospheric)CVD，從而提供區(qū)110A和110B之間一定程度的水平，然而，其中即使為了改善整體的表面構(gòu)形執(zhí)行任何額外的拋光工藝，高度水平在某些整體的差異可能依然存在。在提供電介質(zhì)材料122后，應(yīng)用先進的光刻工藝，用以形成適當(dāng)?shù)奈g刻掩膜， 例如硬掩膜、阻劑掩膜(resist mask)等等的形式，這可在隨后的各向異性蝕刻順序的期間使用，用于蝕刻通過材料122和最終通過材料121進入到金屬硅化物區(qū)164，151。此后，接觸開口充滿需要的導(dǎo)電材料，可與導(dǎo)電阻擋層材料結(jié)合，以及由化學(xué)機械拋光(chemical mechanicalpolishing，簡稱CMP)去除其任何多余的材料，其中必須調(diào)整工藝參數(shù)，以便在具有減少的整體高度水平的器件區(qū)域IlOA中，也可靠地去除任何金屬殘留物。在包含約 60納米柵極長度的晶體管元件的器件代，高度水平的相應(yīng)差表示為110H，已經(jīng)通過提供增加厚度的電介質(zhì)材料122，考慮到用以一般地利用非共形沉積行為的優(yōu)勢，可能結(jié)合CMP工藝的拉平效應(yīng)，而在工藝參數(shù)的基礎(chǔ)上進行接觸元件123A，123B的任何多余材料的去除， 其中達到高度的“碟形下陷”(dishing)情形，也就是說，比電介質(zhì)材料122更優(yōu)越的去除金屬。在這種方式下，接觸層多余的金屬可有效地從器件區(qū)域IlOA內(nèi)去除，然而，其可能導(dǎo)致約60納米甚至更高的水平差110H。此后，基于任何適當(dāng)?shù)墓に嚥呗?，金屬化?30通過沉積電介質(zhì)材料131形成，接著，基于先進的光刻工藝，圖案化(patterning)材料131。其次，沉積任何適當(dāng)?shù)膶?dǎo)電阻擋層材料(未繪示)，接著，沉積如銅等的實際填充材料。此后， 通過適當(dāng)?shù)钠教够夹g(shù)，如CMP，去除任何多余的材料，從而也需要在器件區(qū)域IlOA內(nèi)的導(dǎo)電材料的去除，其可有不同的高度水平(110D)。因此，在器件區(qū)域IlOA內(nèi)可靠地去除任何金屬殘余物后，會造成在器件區(qū)域IlOB中的金屬化層130的厚度顯著減少，可能會因此導(dǎo)致其中所提供的任何金屬線13 的性能降低。在進一步擴大個別電路元件的尺寸后，也必須調(diào)整橫向特征尺寸和一般金屬化層 130的厚度。例如，在采用了 40納米及以下的柵極長度的技術(shù)中，金屬化層130的厚度可能是高度差I(lǐng)lOH或IlOD類似的量級，從而將導(dǎo)致在器件區(qū)域IlOA內(nèi)可靠地去除多余的材料后，在器件區(qū)域IlOB內(nèi)的金屬化層130的厚度不可接受的減少。另一方面，由于如在接觸層中蝕刻深度普遍增加的顯著高度差異，在用于形成接觸元件123A，123B的復(fù)雜圖案化工藝中可能出現(xiàn)顯著的變化，從而促成顯著的襯底對襯底(substrate-to-substrate)的變化， 因此，進一步增加接觸層120的電介質(zhì)材料122的厚度用以進一步減少高度差110H,未必是前途有望的選擇。因此，在公知的方法中，通常情況下，可采用折中的CMP參數(shù)以及層120和 130的厚度，然而，在完成相應(yīng)的拋光工藝后，存在任何金屬殘留物仍在器件區(qū)域IlOA中的顯著可能性。在這種情況下，可能會產(chǎn)生金屬線133A之間的漏電路徑(leakag印aths)或短路，從而至少減少襯底二極管150的性能，或造成這些器件的其中之一徹底的失敗。由于可靠的溫度數(shù)據(jù)極大地依賴于二極管的特性，可靠性的減少或襯底二極管的性能的退化可能導(dǎo)致顯著的產(chǎn)量損失和/或半導(dǎo)體器件100的功能縮減。本發(fā)明是針對可避免或至少減少以上所指出的一個或多個問題的影響的各種方法。

發(fā)明內(nèi)容為了提供本發(fā)明的一些態(tài)樣的基本了解，以下提出本發(fā)明的簡化概要。這概要不是本發(fā)明的徹底的縱覽。它不是要確定本發(fā)明的關(guān)鍵或重要元件或敘述本發(fā)明的范疇。其主要目的是用簡化的方式提出一些概念作為稍后討論更詳盡描述的序言。一般情況下，本發(fā)明提供的制造技術(shù)，其中襯底二極管可與先前的工藝策略高度兼容，其中在形成半導(dǎo)體器件的接觸層后，通過實施額外的平坦化工藝，可減少在個別的二極管之間造成漏電路徑和短路的概率。為此，可采用適當(dāng)?shù)娜缙教够牧系牟牧匣蜻m當(dāng)?shù)碾娊橘|(zhì)材料的平坦化效應(yīng)，即現(xiàn)有的表面構(gòu)形的減少，用于執(zhí)行至少一個額外的平坦化工藝，從而在形成半導(dǎo)體器件的金屬化系統(tǒng)后，提供優(yōu)越的表面平整。在這種方式下，形成在器件區(qū)域中的晶體管和在SOI器件中的襯底窗之間的高度水平差異可有效降低，從而避免在金屬化系統(tǒng)中不必要的材料損失。為此目的，如CMP工藝的平坦化工藝、蝕刻工藝、或兩者的組合，可被執(zhí)行為非掩膜工藝，從而避免在先前技術(shù)中提出的任何額外的光刻工藝。在此披露的一個例示的方法是關(guān)于形成SOI半導(dǎo)體器件。該方法包括曝露SOI器件的部分結(jié)晶襯底材料，和在結(jié)晶襯底材料的曝露部分形成多數(shù)個電路元件。該方法還包括在SOI半導(dǎo)體器件的半導(dǎo)體層中形成晶體管，其中，半導(dǎo)體層形成在結(jié)晶襯底材料和埋入絕緣層上。該方法另包括在多數(shù)個電路元件和晶體管上形成電介質(zhì)材料，和在電介質(zhì)材料上形成平坦化材料。此外，平坦化電介質(zhì)材料是使用平坦化材料。并且，該方法包括在平坦化的電介質(zhì)材料中形成接觸元件，用以連接到晶體管和多數(shù)個電路元件。在此披露的另一個例示的方法是關(guān)于形成SOI器件。該方法包括通過去除在第一器件區(qū)域中的半導(dǎo)體層和埋入絕緣層，曝露在半導(dǎo)體器件的第一器件區(qū)域中的結(jié)晶襯底材料的一部分。該方法還包括在第一器件區(qū)域形成襯底二極管，其中襯底二極管包括在部分的結(jié)晶襯底材料中形成PN結(jié)。此外，電路元件形成在第二個器件區(qū)域的半導(dǎo)體層中，以及第一電介質(zhì)材料形成在第一和第二器件區(qū)域上。該方法還包括執(zhí)行拋光工藝，用以去除一部分的第一電介質(zhì)材料，和在第一電介質(zhì)材料上形成第二電介質(zhì)材料。此外，該方法包括在存在第一和第二電介質(zhì)材料的第一和第二器件區(qū)域上平坦化表面構(gòu)形。在此披露的又另一個例示的方法是包括共同形成在半導(dǎo)體器件的半導(dǎo)體層中的晶體管的漏極和源極層和在部分的結(jié)晶襯底材料中的PN結(jié)，其中半導(dǎo)體層形成在埋入絕緣層上，從而反過來形成在結(jié)晶襯底材料上。該方法還包括在晶體管和部分的結(jié)晶襯底材料上形成電介質(zhì)材料。此外，在晶體管和部分的結(jié)晶襯底材料上的電介質(zhì)材料上形成平坦化層。該方法還包括通過執(zhí)行蝕刻工藝減少表面構(gòu)形，用以去除部分的電介質(zhì)材料和平坦化層。

本發(fā)明可參考以下結(jié)合附加圖式的說明而理解，該附圖中，同樣的組件符號表示同樣的組件，且其中圖1示意性的說明依據(jù)現(xiàn)有技術(shù)的SOI半導(dǎo)體器件的橫截面視圖，其包括已形成多數(shù)個襯底二極管在其中的襯底窗，其中在形成接觸層和金屬化層后，在表面構(gòu)形中的明顯差異可能導(dǎo)致重大的不平整；圖加至2d示意性的說明依據(jù)本發(fā)明的實施例，在形成包含襯底二極管的SOI半導(dǎo)體器件的各個制造階段期間的半導(dǎo)體器件的橫截面視圖，其中通過在形成半導(dǎo)體器件的接觸層后，提供平坦化材料與蝕刻工藝，可實現(xiàn)優(yōu)越的表面構(gòu)形；圖加至2f示意性的說明依據(jù)本發(fā)明另一個實施例的半導(dǎo)體器件的橫截面視圖， 其中在先進的SOI器件中替代柵極的方法期間，可采用接觸層的中間層電介質(zhì)材料的表面構(gòu)形；以及圖2g至池示意性的說明依據(jù)本發(fā)明再另一個實施例的半導(dǎo)體器件的橫截面視圖，其中至少一次沉積和去除周期可應(yīng)用到中間層電介質(zhì)材料，并且可結(jié)合平坦化材料，用以提高整體的表面構(gòu)形。
雖然本文所披露的標(biāo)的容許各種的修改及替代形式，但其特定的實施例已通過附圖中的例子來顯示，并在本文中詳細(xì)描述。然而，應(yīng)該了解的是，本文中特定實施例的描述不是為了要限制本發(fā)明所披露的特定形式，相反地，本發(fā)明欲涵蓋落入本發(fā)明的精神與范疇內(nèi)的所有修改物、相等物、以及替代物，其將如附加的權(quán)利要求書所定義。
具體實施方式本發(fā)明的各種例示實施例將描述如下。為求清楚，并非所有實際實施方式的特征均描述在此說明書中。當(dāng)然應(yīng)該了解的，在任何此種實際實施例的發(fā)展中，必須作出許多特定實施方式的決定，以達成開發(fā)人員的特定目標(biāo)，例如遵從與系統(tǒng)有關(guān)及商業(yè)有關(guān)的限制條件，其將隨著實施方式的不同而不同。此外，應(yīng)該了解的是，此種開發(fā)的努力可能是復(fù)雜且耗時的，然而，對在此技術(shù)領(lǐng)域中已受益于本發(fā)明的具有通常技藝的人士而言，這將是例行性的工作。現(xiàn)在將參考附圖描述本發(fā)明的主要標(biāo)的。各種結(jié)構(gòu)、系統(tǒng)以及裝置均示意地繪制在附圖中，并且僅用于解釋的目的，以免模糊本發(fā)明中此技術(shù)領(lǐng)域具有通常知識人士已知的細(xì)節(jié)。然而，加入該等附圖是為了描述及解釋本發(fā)明的例示范例。在本文中所使用的文字及用辭應(yīng)被理解及詮釋為與此技術(shù)領(lǐng)域具有通常知識人士所了解的文字及用辭一致的意義。沒有特殊定義的名詞或用辭，即不同于此技術(shù)領(lǐng)域具有通常知識人士所了解的一般及習(xí)慣的意義的定義，意味著是要與本文中使用的名詞或用辭一致。對名詞或用辭欲有特殊意義的情況，即不是此技術(shù)領(lǐng)域具有通常知識人士所了解的意義，此種特殊定義將用直接且不含糊地對該名詞或用辭提供特殊定義的定義方式在說明書中清楚提出。一般而言，本文中所披露的標(biāo)的提供了形成的晶體管元件，以及襯底二極管形成在其中的器件區(qū)域或襯底窗，并且在形成SOI半導(dǎo)體器件的接觸層后，器件區(qū)域之間的高度水平差會明顯降低的制造技術(shù)，而不需要不適當(dāng)?shù)碾娊橘|(zhì)材料的厚度，這可通過實施基于額外的電介質(zhì)材料(如有機平坦化材料等)的平坦化工藝實現(xiàn)，其中在形成金屬化系統(tǒng)的第一金屬化層后，蝕刻工藝和/或拋光工藝可提供優(yōu)越的表面條件。在一些說明的實施例中，通過提供具有與中間層電介質(zhì)材料相同蝕刻率的平坦化材料，和實施如等離子體輔助蝕刻工藝的蝕刻工藝，可實現(xiàn)優(yōu)越的器件構(gòu)形，從而較佳地去除具有增加的高度水平的器件區(qū)域上的中間層電介質(zhì)材料的材料，因此有效地“平坦化”總體的表面構(gòu)形。在這方面， 所謂的“平坦化”被理解為在沉積電介質(zhì)材料后，降低襯底窗和器件區(qū)域之間的高度水平的差異，其包括相對于初始高度差至少有三分之一的晶體管元件。在其他說明的實施例中，除了提供有機平坦化材料之外，在第一拋光工藝后，可另外提供任何其他適當(dāng)?shù)碾娊橘|(zhì)材料， 如中間層電介質(zhì)材料的又另一層，其中優(yōu)越的填縫能力可導(dǎo)致降低的表面構(gòu)形，可接著通過執(zhí)行如上所述的拋光工藝或蝕刻工藝進一步減少。在一些說明的實施例中，額外的電介質(zhì)材料的平坦化可用在柵極替換的方法期間，其中晶體管的部分柵極電極結(jié)構(gòu)可由高導(dǎo)電電極金屬取代。在任何這種替代柵極的方法中，通常情況下，曝露柵極電極結(jié)構(gòu)的頂面，例如通過CMP，并且隨后的占位符 (placeholder)材料可由所需的材料取代。為此，通常情況下，高導(dǎo)電金屬，如鋁，可在去除占位符材料和任何可被CMP去除的多余材料后沉積，其中，在這種情況下，由于在進行柵極替換的方法后的優(yōu)越的表面構(gòu)形，可大大避免襯底二極管或任何其他電路元件上的襯底窗中的任何不必要的漏電路徑。因此，在如襯底二極管的SOI器件的結(jié)晶襯底材料之中及之上形成的電路元件， 可與傳統(tǒng)工藝策略高度的兼容而形成，例如參考圖1所述的，同時優(yōu)越的表面構(gòu)形可導(dǎo)致漏電路徑和短路顯著的減少，而不需要在接觸層和/或隨后的第一金屬化層中額外的厚度。參考圖加至池，現(xiàn)在將更詳細(xì)的描述另一個實施例，其中如果需要，也可參考圖 1。圖加示意性的說明依據(jù)本發(fā)明實施例的半導(dǎo)體器件200的橫截面視圖，包括結(jié)合埋入絕緣材料203和半導(dǎo)體層204的襯底201。如前所述，結(jié)合襯底201、絕緣層203和半導(dǎo)體層204可稱為是SOI器件，其中SOI配置可能不提供在一些器件區(qū)域中，如器件區(qū)域 210A,如前所述，這也可稱為襯底窗。另一方面，襯底區(qū)210B可視為SOI區(qū)域，其中電路元件，如晶體管沈0，可形成在半導(dǎo)體層204之中及之上。另一方面，器件區(qū)域210A中的層203 和204可被至少部分的去除，從而至少在某些制造階段期間，曝露襯底201的結(jié)晶襯底材料 202。襯底材料202可包括適當(dāng)?shù)膿诫s阱區(qū)202W，其中逆向摻雜的高摻雜區(qū)252，253可提供作為部分的電路元件250，這在一些說明的實施例中可代表襯底二極管。在這種情況下，高摻雜區(qū)252，253的其中一個，如區(qū)253，可形成具有阱區(qū)202W的PN結(jié)202P。此外，區(qū)252， 253的摻雜劑的濃度和基本摻雜劑的輪廓，可能類似于在半導(dǎo)體層204中形成的晶體管的漏極和源極區(qū)的濃度和輪廓。例如，在實施例中所示，晶體管沈0的漏極和源極區(qū)262可具有與摻雜區(qū)252類似的配置，而區(qū)253可能具有與逆導(dǎo)型(inverse conductivity type) 晶體管的漏極和源極區(qū)類似的配置。此外，金屬硅化物區(qū)2M可形成在摻雜區(qū)252，253中， 以及金屬硅化物區(qū)264可形成在漏極和源極區(qū)沈2中。迄今為止說明的組件，應(yīng)該理解為可具有相似于參照之前討論的半導(dǎo)體器件100 的特點。在這種情況下，電路元件，如襯底二極管250，相比晶體管沈0，可具有類似的配置， 例如在摻雜劑的濃度、金屬硅化物區(qū)254，沈4的配置等方面。在其他情況下，如果需要，電路元件250在配置上可能具有某些差異，例如，如果需要，當(dāng)相比晶體管元件260時，電路元件250至少在一些不同的工藝步驟的基礎(chǔ)上形成?？梢赃M一步理解的是，半導(dǎo)體器件200 可代表先進的器件，其包括個別的電路元件，如晶體管沈0，是在IOOnm及以下的臨界尺寸的基礎(chǔ)上，以及在高度先進的應(yīng)用中使用40nm及以下而形成。例如，晶體管沈0的柵極電極結(jié)構(gòu)261可具有在所述特定范圍中的柵極長度。圖加所示的半導(dǎo)體器件200可在任何適當(dāng)?shù)墓に嚥呗缘幕A(chǔ)上形成，例如，通過參考半導(dǎo)體器件100使用以上所述的工藝。也就是說，在任何適當(dāng)?shù)闹圃祀A段，基于任何適當(dāng)?shù)恼诒魏臀g刻機制，通過去除層203，204的一部分，可形成襯底窗210A，從而保留部分 204D，203D,因此，曝露器件區(qū)域210A內(nèi)的部分結(jié)晶襯底材料202。根據(jù)整體的工藝策略，至少電路元件250的某些組件可能會與晶體管沈0的組件共同形成，如漏極和源極區(qū)沈2以及摻雜區(qū)252。在完成晶體管260和電路元件250的基本配置后，可形成器件層220，這可能包括任何適當(dāng)?shù)碾娊橘|(zhì)材料，或者是如電介質(zhì)材料221的形式的材料，例如氮化硅材料，接著是進一步的電介質(zhì)材料，這也可被稱為中間層電介質(zhì)材料222，例如二氧化硅等的形式。材料 221和222可在任何適當(dāng)?shù)某练e技術(shù)的基礎(chǔ)上形成，如同之前也討論的參考器件100。沉積材料222后，特定目標(biāo)高度水平220H可隨即事先確定，其可能被選定，用以在半導(dǎo)體器件 200進一步處理期間提供接觸層220所需要的特性。在實施例中所示，高度水平220H可視為在結(jié)晶襯底材料202上的材料222的相應(yīng)表面的目標(biāo)高度，從而提供優(yōu)越的整體表面構(gòu)形。因此，在沉積電介質(zhì)材料222后，隨即選定初始層的厚度，使得在任何凹陷器件區(qū)域內(nèi)， 如襯底窗210A內(nèi)，可達到目標(biāo)高度水平220H。圖2b示意地說明具有形成在電介質(zhì)材料222上的平坦化材料205的半導(dǎo)體器件 200。平坦化材料205可以如高分子材料的有機材料、阻劑(resist)材料等的形式提供，其可應(yīng)用在例如旋轉(zhuǎn)技術(shù)(spin-ontechniques)的基礎(chǔ)上的低粘度狀態(tài)，從而提供高度的非共形沉積行為。因此，在施加材料205后，可得到大致平坦化的表面構(gòu)形205S，從而相比器件區(qū)域210B，在器件區(qū)域210A上提供增加數(shù)量的材料。可以理解的，有很多平坦化材料可用，并且可使用作為平坦化材料205，其中，在一些說明的實施例中，材料的成分可以選擇相比于材料222可有類似的蝕刻率。為此，可以選擇所需的蝕刻配方，例如等離子體輔助蝕刻配方，以及通過試驗有效地決定并因此選擇各種平坦化材料的蝕刻率，用以基于蝕刻配方依從電介質(zhì)材料222的蝕刻率。此外，蝕刻參數(shù)可適用于材料205，222的蝕刻特性以得到相似的蝕刻率。也應(yīng)該可以理解的，材料205的特性，如抗化性(chemical resistivity), 及抗蝕刻性(etch resistivity)等，因此可結(jié)合并入特定的物質(zhì)，通過執(zhí)行特定的處理， 如放射處理、熱處理等，而適當(dāng)?shù)恼{(diào)整，從而在提供材料205所需的化學(xué)特性(chemical behavior)時，提供高度的靈活性(flexibility)。圖2c示意地說明為了去除材料205和任何電介質(zhì)材料222過多的部分220E，曝露在蝕刻環(huán)境206時的半導(dǎo)體器件200。在一些說明的實施例中，可執(zhí)行蝕刻工藝206作為等離子體輔助蝕刻工藝，從而提供高度定向材料(highly directional material)的去除， 因此即使材料205和222的蝕刻率可能略有不同，仍可導(dǎo)致適度均勻材料的去除?？梢岳斫獾?，基于氟等的多數(shù)個等離子體輔助蝕刻配方適用于蝕刻以二氧化硅為基礎(chǔ)的材料，其中，可以調(diào)整材料205的去除率，以便能夠非常相似于材料222的去除率。例如，材料205， 222的去除率可以相差約30%或更少，如上所述，這可通過選擇用于材料205的適當(dāng)?shù)幕撞牧?base materials)和/或調(diào)整在額外處理的基礎(chǔ)上的特性，和/或通過調(diào)整蝕刻工藝 206的工藝參數(shù)實現(xiàn)。因此，在器件區(qū)域210A中可得到高度水平220H，其可與在器件區(qū)域 210B中得到的高度水平220B非常相似。在一些說明的實施例中，高度水平220H，220B之間的差可小于區(qū)210A中的初始高度水平2201和區(qū)210B中的220C的差約65%?？梢岳斫獾?， 例如，可以通過例如輕度拋光工藝等，也平坦化材料205實現(xiàn)進一步的改良，從而在執(zhí)行蝕刻工藝206后，實現(xiàn)優(yōu)越的表面構(gòu)形。此外，如上所述，通過適當(dāng)調(diào)整材料205和222的蝕刻率，可有效地減少高度水平220H，220B之間的差。因此，可在接觸層220中形成接觸元件和提供金屬化系統(tǒng)的優(yōu)越的工藝條件的基礎(chǔ)上，繼續(xù)進一步的處理。圖二 d示意地說明在進一步先進的制造階段中的半導(dǎo)體器件200。如圖所示，接觸元件223A可提供電介質(zhì)材料222和電介質(zhì)材料221，用以連接到電路元件250，即在器件區(qū)域210A內(nèi)的結(jié)晶襯底材料202中形成的金屬硅化物區(qū)254。同樣，可在器件區(qū)域210B中提供接觸元件22!3B，用以連接到金屬硅化物區(qū)沈4。在任何適當(dāng)?shù)闹圃觳呗缘幕A(chǔ)上，可形成接觸元件223A，223B，其中，由于電介質(zhì)材料222的優(yōu)越的表面構(gòu)形，可在優(yōu)越的工藝均勻性(uniformity)的基礎(chǔ)上，完成任何復(fù)雜的工藝，如光刻(lithography)，即圖案化相應(yīng)的開口并且再填入導(dǎo)電材料到相同的開口。例如，關(guān)于減少整體的表面構(gòu)形，可不選定材料 222的厚度，如同先前技術(shù)，從而提供適于鈍化處理(passivating)電路元件沈0，250的層厚度。因此，尤其是可以優(yōu)越的均勻性完成接觸開口的復(fù)雜的圖案化。同樣，可增進沉積， 特別是，通過CMP去除任何多余的材料，可以達到優(yōu)越的效率和均勻性。此外，在圖2d所示的制造階段中，金屬化層230包括適當(dāng)?shù)碾娊橘|(zhì)材料231或多數(shù)個電介質(zhì)材料，其結(jié)合連接到接觸元件223A的金屬線233A和連接到接觸元件22 的金屬線23!3B?；旧?，金屬化層230也可具有如上描述的參照半導(dǎo)體器件100的配置，然而， 其中，可得到優(yōu)越的整體表面構(gòu)形的同時，在金屬線233A，23 的材料231所需的厚度因此可以實現(xiàn)。也就是說，在考慮到先前技術(shù)可能遇到的突出表面構(gòu)形時，由于優(yōu)越的表面構(gòu)形，金屬化層230的初始厚度可以實現(xiàn)，這可按照設(shè)計要求的選擇，而不需要額外多余的厚度。因此，在先進的應(yīng)用中，金屬線233A，23!3B的厚度或高度233T可為約150nm或更少?？稍谌缟嫌懻摰墓に嚰夹g(shù)的基礎(chǔ)上，形成金屬化層230，其中，特別是在去除任何多余的金屬 (如銅、導(dǎo)電阻隔層材料等)的最后的平坦化工藝期間，在器件區(qū)域210A中的金屬線233A 之間的金屬殘余物也可以有效地去除，而不會過度減少金屬線23 所需的厚度。因此，相比先前技術(shù)，可減少在器件區(qū)域210A中的金屬線233A之間產(chǎn)生漏電路徑的概率。圖2e示意地說明在制造階段中的半導(dǎo)體器件200，其中，例如在如上所述的工藝技術(shù)的基礎(chǔ)上，可實現(xiàn)提供具有優(yōu)越的表面構(gòu)形的電介質(zhì)材料222。此外，如實施例所示，在形成任何接觸元件之前，部分的材料222將被去除，其可能與部分的材料221結(jié)合，以曝露柵極電極結(jié)構(gòu)261的表面^1S。為此，可能會執(zhí)行CMP工藝207，其中，由于工藝207 —定程度的平坦化效應(yīng)，如曝露表面261S所需要的，最后得到的高度水平220R可導(dǎo)致更加優(yōu)越的整體表面構(gòu)形。在曝露表面^lS后，可以執(zhí)行任何適當(dāng)?shù)墓に図樞?，用以按照先進的取代柵極的方法，取代柵極電極結(jié)構(gòu)261的一個或多個材料。例如，柵極電極結(jié)構(gòu)261可包括柵極電介層(未繪示)，其包括高k電介質(zhì)材料，或占位符材料，如多晶硅材料等，在曝露的表面^US的基礎(chǔ)上，可有效地被去除。此后，適當(dāng)?shù)慕饘俨牧?，例如，用于調(diào)整工作功能和提供高導(dǎo)電電極材料，可填充到所產(chǎn)生的開口，從而提供用于晶體管260的高k金屬柵極電極結(jié)構(gòu)。另外，在其他情況下，在去除一部份后，高k電介質(zhì)材料可填入柵極電極結(jié)構(gòu)沈1。圖2f示意地說明具有如以鋁為形式的導(dǎo)電材料^lA的層的器件200，其可能結(jié)合其它導(dǎo)電材料，如氮化鈦、鉭、氮化鉭等，形成在柵極電極結(jié)構(gòu)261內(nèi)和電介質(zhì)材料222 上。然后，在例如CMP工藝的基礎(chǔ)上，可去除任何層^lA的多余材料，其中增進的表面構(gòu)形可導(dǎo)致在器件區(qū)域210A中的導(dǎo)電材料可靠的去除，從而避免任何在半導(dǎo)體器件200的接觸層完成后產(chǎn)生的漏電路徑，例如，通過形成接觸元件，其延伸通過材料222，且其將導(dǎo)致在層 261A的任何材料殘留物存在時的漏電流。因此，由于在優(yōu)越的表面構(gòu)形的基礎(chǔ)上可以在器件區(qū)域210A完成可靠且高效的材料^lA的去除，所以可以適用先進的取代柵極的方法。圖2g示意地說明依據(jù)本發(fā)明的再另一的實施例的半導(dǎo)體器件200，如虛線222R所表示，其中可以提供具有厚度的電介質(zhì)材料222，用以可靠的填充襯底窗210A。此后，可應(yīng)用拋光工藝208，用以去除一部分的電介質(zhì)材料222，從而獲得在區(qū)域210B和210A中的高度水平之間一定程度的平整(leveling)。也就是說，在執(zhí)行拋光工藝208后，如果需要的話，電介質(zhì)材料221可使用作為一種有效的停止材料(stopmaterial)，以便隨著工藝208的工藝時間的增加，增加停止效應(yīng)，因此，在區(qū)域210A中，材料222所產(chǎn)生的去除可以減少，但同時有效去除在器件區(qū)域210B中的材料。在這種方式下，可降低最初的高度水平到一定程度。圖池示意地說明在先進的制造階段中的半導(dǎo)體器件200，其中在沉積工藝209期間，可沉積進一步的電介質(zhì)材料224，其可具有更多或更少的突出的非共形沉積行為，從而更進一步減少表面構(gòu)形。在一個說明的實施例中，材料2M可以如二氧化硅材料，以中間層電介質(zhì)材料的形式提供，其以與電介質(zhì)材料222類似的方式沉積。此后，可適用進一步的拋光工藝，如基于也可在拋光工藝208 (圖2g)中使用的工藝參數(shù)，從而進一步降低表面構(gòu)形， 并在一些說明的實施例中，得到所需的目標(biāo)厚度，以及因此得到接觸層220的高度水平。在其他說明的實施例中，如前面所解釋的，在經(jīng)過拋光工藝進一步平坦化材料2M后，可應(yīng)用平坦化材料，用以進一步增進表面構(gòu)形及可蝕刻的平坦化材料。在其他說明的實施例中，在沉積材料2 后，可以執(zhí)行進一步的CMP工藝，從而進一步平坦化整體的表面構(gòu)形，如同圖2f所繪示的，并在同一時間最終曝露柵極電極的表面。因此，在這種情況下，在通過具有如電介質(zhì)材料2 的電介質(zhì)材料的中間沉積的兩個或兩個以上的拋光工藝獲得的優(yōu)越的表面構(gòu)形的基礎(chǔ)上，可適用取代柵極的方法。因此，本發(fā)明提供的制造技術(shù)，其中基于額外采用如平坦化材料等的電介質(zhì)材料， 在通過執(zhí)行額外的平坦化工藝形成半導(dǎo)體器件的接觸層后，SOI器件中襯底窗造成的突出的表面構(gòu)形可以減少。平坦化工藝可包括適當(dāng)設(shè)計的蝕刻工藝和/或CMP工藝。因此，在復(fù)雜的應(yīng)用中，例如在采用取代柵極的方法時，可提供接觸層而無額外的漏電路徑，并且可有效的去除在襯底窗區(qū)域內(nèi)的第一金屬化層的任何金屬殘余物，而不會過度減少在晶體管區(qū)域上的金屬化層的厚度。以上所披露的特定實施例僅供例示之用，本發(fā)明可被修改且可用不同，但是對已受益于本文教示的此技術(shù)領(lǐng)域具有通常技藝人士是明顯的等效方式來實行。例如，以上所述的工藝步驟可用不同順序來執(zhí)行。此外，除了如以下的權(quán)利要求書所述的外，本發(fā)明并不打算對本文所示的結(jié)構(gòu)或設(shè)計的細(xì)部作限制。因此，明顯的，以上所披露的特定實施例可被改變或修改，并且所有此種的變化都被視為在本發(fā)明的范疇與精神內(nèi)。因此，本文所尋求的保護將如以下的權(quán)利要求書所闡述。
權(quán)利要求
1.一種形成SOI半導(dǎo)體器件的方法，包括下列步驟 曝露所述SOI半導(dǎo)體器件的結(jié)晶襯底材料的部分；形成多數(shù)個電路元件在所述結(jié)晶襯底材料的所述曝露的部分； 形成晶體管在所述SOI半導(dǎo)體器件的半導(dǎo)體層中，所述半導(dǎo)體層形成在所述結(jié)晶襯底材料和埋入絕緣層上；形成電介質(zhì)材料在所述多數(shù)個電路元件和所述晶體管上；形成平坦化材料在所述電介質(zhì)材料上；通過使用所述平坦化材料平坦化所述電介質(zhì)材料；以及形成接觸元件在所述平坦化的電介質(zhì)材料中，用以連接所述晶體管和所述多數(shù)個電路元件。
2.如權(quán)利要求1所述的方法，其中，平坦化所述電介質(zhì)材料包括通過執(zhí)行蝕刻工藝，去除所述平坦化材料和所述電介質(zhì)材料的一部分。
3.如權(quán)利要求2所述的方法，其中，執(zhí)行所述蝕刻工藝包括執(zhí)行等離子體輔助蝕刻工藝。
4.如權(quán)利要求1所述的方法，其中，形成所述多數(shù)個電路元件包括在所述結(jié)晶襯底材料的所述部分中形成襯底二極管的一個或多個PN結(jié)。
5.如權(quán)利要求1所述的方法，還包括形成金屬化層在所述平坦化的電介質(zhì)材料上，其中，所述金屬化層具有約150nm或更少的厚度。
6.如權(quán)利要求1所述的方法，還包括在平坦化所述電介質(zhì)材料后，曝露所述晶體管的柵極電極結(jié)構(gòu)的頂面。
7.如權(quán)利要求6所述的方法，還包括以含金屬電極材料取代所述柵極電極結(jié)構(gòu)的至少一部分。
8.如權(quán)利要求6所述的方法，其中，在目標(biāo)柵極長度為40nm或更少的基礎(chǔ)上，形成所述柵極電極結(jié)構(gòu)。
9.如權(quán)利要求7所述的方法，還包括形成第二電介質(zhì)材料在所述平坦化的電介質(zhì)材料上和包括所述含金屬電極材料的所述柵極電極結(jié)構(gòu)上，以及形成所述接觸元件在所述電介質(zhì)材料和所述第二電介質(zhì)材料中。
10.一種形成SOI半導(dǎo)體器件的方法，包括下列步驟通過去除第一器件區(qū)域中的半導(dǎo)體層和埋入絕緣層，曝露所述SOI半導(dǎo)體器件的所述第一器件區(qū)域中的結(jié)晶襯底材料的一部分；形成襯底二極管在所述第一器件區(qū)域中，所述襯底二極管包括形成在所述結(jié)晶襯底材料的所述部分中的PN結(jié)；形成電路元件在第二器件區(qū)域中的所述半導(dǎo)體層中； 形成第一電介質(zhì)材料在所述第一和第二器件區(qū)域上； 執(zhí)行拋光工藝，用以去除所述第一電介質(zhì)材料的一部分； 形成第二電介質(zhì)材料在所述第一電介質(zhì)材料上；以及在存在所述第一和第二電介質(zhì)材料的所述第一和第二器件區(qū)域上，平坦化表面構(gòu)形。
11.如權(quán)利要求10所述的方法，其中，平坦化所述表面構(gòu)形包括執(zhí)行蝕刻工藝。
12.如權(quán)利要求11所述的方法，其中，形成所述第二電介質(zhì)材料包括形成平坦化材料在所述第一電介質(zhì)材料上。
13.如權(quán)利要求10所述的方法，其中，平坦化所述表面構(gòu)形包括執(zhí)行第二拋光工藝。
14.如權(quán)利要求13所述的方法，還包括在所述第二拋光工藝后，形成第三電介質(zhì)材料在所述第一和第二器件區(qū)域上，以及執(zhí)行第三拋光工藝。
15.如權(quán)利要求10所述的方法，其中，執(zhí)行拋光工藝用以去除所述第一電介質(zhì)材料的一部分包括曝露所述電路元件的柵極電極結(jié)構(gòu)的頂面。
16.如權(quán)利要求15所述的方法，還包括在平坦化所述表面構(gòu)形后，以導(dǎo)電電極材料取代所述柵極電極結(jié)構(gòu)的一部分。
17.如權(quán)利要求10所述的方法，還包括至少在所述第一電介質(zhì)材料中形成接觸元件， 用以分別連接所述PN結(jié)和所述電路元件。
18.如權(quán)利要求17所述的方法，還包括形成金屬化層在所述接觸元件上，其中，所述金屬化層包括具有的厚度為約150nm或更少的金屬線。
19.一種方法，包括共同在半導(dǎo)體器件的半導(dǎo)體層中形成晶體管的漏極和源極區(qū)以及在結(jié)晶襯底材料的一部分中形成PN結(jié)，所述半導(dǎo)體層形成在埋入絕緣層上，所述埋入絕緣層形成在所述結(jié)晶襯底材料上；形成電介質(zhì)材料在所述晶體管和所述結(jié)晶襯底材料的所述部分上；形成平坦化層在所述晶體管和所述部分上的所述電介質(zhì)材料上；以及通過執(zhí)行蝕刻工藝減少表面構(gòu)形，用以去除所述電介質(zhì)材料和所述平坦化層的一部分。
20.如權(quán)利要求19所述的方法，還包括在具有所述減少的表面構(gòu)形的所述電介質(zhì)材料上形成金屬化層，其中，所述金屬化層包括具有厚度為約150nm或更少的金屬線。
全文摘要
本發(fā)明是關(guān)于在襯底窗區(qū)域上具有減少構(gòu)形的SOI半導(dǎo)體器件。在先進的SOI器件中，如襯底二極管的電路元件，在襯底窗的基礎(chǔ)上，可形成在結(jié)晶襯底材料中，其中，在形成半導(dǎo)體器件的接觸層時，通過執(zhí)行額外的平坦化工藝，如平坦化材料的沉積，以及隨后的蝕刻工藝，可補償或至少減少突出的表面構(gòu)形。
文檔編號H01L21/768GK102157452SQ20111003462
公開日2011年8月17日 申請日期2011年1月30日 優(yōu)先權(quán)日2010年1月29日
發(fā)明者J·海因里希, K·弗里貝格, K·魯特洛夫, S·米勒 申請人:格羅方德半導(dǎo)體公司