專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造具有場效應(yīng)晶體管的半導(dǎo)體器件的方法以及該半導(dǎo)體器件。
背景技術(shù)：
在金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)中，有一種使用介電常數(shù)高于S^2 或SiON的絕緣層(高-k材料)作為柵絕緣膜且使用金屬或金屬氮化物作為柵電極的技術(shù)。 該技術(shù)能夠提高電流驅(qū)動(dòng)性能。由 H. Y. Yu 撰寫的在 IEEE Electron Device Letters, vol. 25，No. 5，2004，pp 337-339(非專利文獻(xiàn)1)描述了 Si/金屬氮化物膜的使用，其中Si被堆疊在金屬氮化物膜上作為柵電極。M. Kadoshima 等人撰寫的在 2008 Symposium on VLST Technology Digest of Technical Papers,pp 48-49(非專利文獻(xiàn)幻描述了可以通過調(diào)整用于柵電極的金屬氮化物膜厚度來控制柵電極的表觀功函數(shù)。具體地，非專利文獻(xiàn)2描述了柵電極的表觀功函數(shù)隨著用于柵電極的金屬氮化物膜厚度進(jìn)一步增加而增加。當(dāng)柵電極的表觀功函數(shù)增加時(shí)， pMOSFET的閾值電壓Vt隨著柵電極的表觀功函數(shù)增加以及nMOSFET的閾值電壓Vt增加(正 Vt值的絕對(duì)值進(jìn)一步增加)而降低(負(fù)Vt值的絕對(duì)值減少)。非專利文獻(xiàn)2描述了一種 CM0SFET，其中通過根據(jù)金屬氮化物膜厚度來控制閾值電壓Vt，pMOSFET和nMOSFET這兩者具有較低閾值電壓(對(duì)于Vt值的小絕對(duì)值)。

發(fā)明內(nèi)容
本發(fā)明人意識(shí)到如下內(nèi)容。當(dāng)通過使用非專利文獻(xiàn)1中描述的用于柵電極的結(jié)構(gòu)來形成柵電極，然后通過高溫?zé)崽幚韥黼娂せ钜氲皆?漏區(qū)中的雜質(zhì)時(shí)，出現(xiàn)柵電極的表觀功函數(shù)變化的問題。當(dāng)通過采用非專利文獻(xiàn)2中描述的技術(shù)來考慮功函數(shù)的波動(dòng)時(shí)， 認(rèn)為可以通過控制膜厚度來解決上述問題。但是，這種情況下，形成柵電極的金屬氮化物膜厚度在晶片平面中變化，且因此，柵電極的閾值電壓Vt在晶片平面中變化。當(dāng)閾值電壓Vt 在晶片平面中變化時(shí)，難以通過使用大直徑半導(dǎo)體晶片來大量生產(chǎn)半導(dǎo)體集成電路器件。 因此，需要通過其他方法來抑制閾值電壓Vt的波動(dòng)。根據(jù)本發(fā)明的一方面，一種制造半導(dǎo)體器件的方法包括在襯底中設(shè)置的第一器件形成區(qū)的上方形成第一柵絕緣膜，在第一柵絕緣膜的上方形成包括金屬氮化物膜的下柵電極膜，對(duì)下柵電極膜執(zhí)行熱處理，以及在下柵電極膜的上方形成上柵電極膜。
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在nMOSFET中，通過在打開狀態(tài)下對(duì)包括金屬氮化物膜的柵電極膜執(zhí)行熱處理來降低柵電極的閾值電壓。根據(jù)本發(fā)明，在形成上柵電極膜之前，對(duì)包括金屬氮化物膜的下柵電極膜執(zhí)行熱處理。因此，在其中柵電極包括金屬氮化物膜的MOSFET中，可以抑制柵電極的功函數(shù)變化。根據(jù)本發(fā)明的另一方面，一種半導(dǎo)體器件包括襯底；第一柵絕緣膜，其形成在襯底中設(shè)置的第一器件形成區(qū)的上方；第二柵絕緣膜，其形成在襯底中設(shè)置的第二器件形成區(qū)的上方；下柵電極膜，其形成在第一絕緣膜和第二柵絕緣膜的上方且具有金屬氮化物膜； 掩模膜，其形成在位于第二柵絕緣膜的上方的下柵電極膜的上方；以及上柵電極膜，其形成在下柵電極膜和掩模膜的上方。根據(jù)本發(fā)明，能夠改善其中柵電極包括金屬氮化物膜的MOSFET中的電流驅(qū)動(dòng)性能。


圖IA至圖ID是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的橫截面圖；圖2是示出通過圖1中所示的制造方法所形成的半導(dǎo)體器件的橫截面圖；圖3是示出在圖2中所示的半導(dǎo)體器件的制造方法中的、在熱處理溫度和柵電極的閾值電壓之間的相關(guān)性的圖；圖4A至圖4E是示出根據(jù)第二實(shí)施例的半導(dǎo)體器件的制造方法的橫截面圖；圖5是示出通過圖4中所示的制造方法形成的半導(dǎo)體器件的橫截面圖；以及圖6是示出根據(jù)第三實(shí)施例的半導(dǎo)體器件的橫截面圖。
具體實(shí)施例方式將參考附圖來描述本發(fā)明的優(yōu)選實(shí)施例。貫穿附圖，相同的構(gòu)成元件采用相同附圖標(biāo)記，任選地省略其描述。圖IA至ID是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法的橫截面圖。圖2是示出通過圖IA至ID中所示的制造方法形成的半導(dǎo)體器件的橫截面圖。在該制造方法中， 柵絕緣膜100形成在襯底10中設(shè)置的器件形成區(qū)20上方。然后，下柵電極膜200形成在柵絕緣膜100上方。此外，對(duì)下柵電極膜200執(zhí)行熱處理。然后，上柵電極膜220形成在下柵電極膜200上方。隨后，借助于蝕刻步驟和離子注入步驟來形成圖2中所示的半導(dǎo)體器件。將參考圖IA至圖ID以及圖2來詳細(xì)描述根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法。首先，如圖IA中所示，在襯底10中形成器件隔離區(qū)50。由此，隔離具有晶體管形成在其中的器件形成區(qū)20。例如，器件形成區(qū)20是用于nMOSFET的區(qū)域。襯底10例如包括Si、 Ge或者Si和Ge的混合物。然后，如圖IB中所示，柵絕緣膜100設(shè)置在器件形成區(qū)域20上方。例如通過在例如約Inm厚的SiA或SiON上將HfO2或Hf^rOx生長至幾個(gè)nm以及在約 850°C下實(shí)施熱處理，來形成柵絕緣膜100。當(dāng)襯底10包括Ge或者Si和Ge的混合物時(shí)，可以由例如CVD方法形成的SiO2膜、GeA膜、CVD-SW2膜和高_(dá)k膜(HfO2或Hf7r0x)的層壓膜或者高_(dá)k膜(HfO2或Hf&0X)的單層等形成柵絕緣膜100。然后，如圖IC中所示，將下柵電極膜200沉積在柵絕緣膜100上方。下柵電極膜200例如包括此外，下柵電極膜200具有例如為3至IOnm的厚度。然后，在如圖IC中所示的暴露下電極膜200的狀態(tài)下執(zhí)行熱處理。在例如為600°C 或以上的溫度下執(zhí)行對(duì)下柵電極膜200的熱處理。此外，例如在真空或者氮?dú)夥罩袌?zhí)行用于下柵電極膜200的熱處理。如圖ID中所示，上柵電極膜220沉積在下柵電極膜200上方。該柵電極膜220例如包括Si、Ge或者Si和Ge的混合物。然后，選擇性地去除下柵電極膜200和上柵電極膜 220，以形成柵電極M0，如圖2中所示。然后，如圖2中所示，通過使用器件隔離區(qū)50和柵電極240作為掩模將雜質(zhì)離子注入到基板10中。由此，在器件形成區(qū)20中形成源/漏延伸區(qū)60。然后，在柵電極240上方、器件形成區(qū)20上方以及器件隔離區(qū)50上方形成絕緣膜，以及該絕緣膜被回蝕刻。由此， 在柵電極MO的側(cè)壁上形成偏移間隙物觀0，如圖2中所示。然后，通過使用柵電極M0、偏移間隙物280和器件隔離區(qū)50作為掩模，將雜質(zhì)離子注入到襯底10中。因此，在器件隔離20中形成源/漏去70，如圖2中所示。將描述該實(shí)施例的有利效果。圖3是示出在形成上電極220之前，在用于下柵電極膜200的熱處理步驟中，熱處理溫度和柵電極的閾值電壓之間的相關(guān)性的圖。通過在 600°C或以上、在nMOSFET中包括金屬氮化物膜的柵電極膜的打開狀態(tài)下執(zhí)行熱處理，來降低nMOSFET的柵電極的閾值電壓Vt (正值的絕對(duì)值被降低)。在nMOSFET中，在功函數(shù)降低時(shí)，閾值電壓Vt降低且在相同的漏極電壓下能夠獲得較高的導(dǎo)通電流。根據(jù)該實(shí)施例，在形成上柵電極膜220之前，對(duì)由金屬氮化物膜構(gòu)成的下柵電極膜200執(zhí)行熱處理。也就是，在執(zhí)行熱處理時(shí)，根本不覆蓋下柵電極膜200。這種工藝中，能夠控制柵電極的表觀功函數(shù)的增加以及改善MOSFET中的電流驅(qū)動(dòng)性能，在所述MOSFET中柵電極包括金屬氮化物膜，如圖3中所示。圖4A至4E是示出根據(jù)第二實(shí)施例的半導(dǎo)體器件的制造方法的橫截面圖，其對(duì)應(yīng)于圖IA至1D。圖5是示出通過圖4A至4E中所示的制造方法形成的半導(dǎo)體器件的橫截面圖，其對(duì)應(yīng)于第一實(shí)施例。除了其包括形成和去除掩模250的步驟之外，圖4A至4E中所示的該半導(dǎo)體器件的制造方法與圖IA至ID中所示的半導(dǎo)體器件的制造方法相同。除了提供多個(gè)晶體管之外，圖5中所示的半導(dǎo)體器件具有與圖2中所示的半導(dǎo)體器件相似的構(gòu)造。將具體參考圖4A至圖4E以及圖5來描述根據(jù)第二實(shí)施例的半導(dǎo)體器件的制造方法。首先，在襯底10中形成器件隔離區(qū)50，以及器件形成區(qū)20和器件形成區(qū)30相互隔離 (圖4A)。例如，器件形成區(qū)20是用于nMOSFET的區(qū)域，以及器件形成區(qū)30是用于pMOSFET 的區(qū)域。然后，柵絕緣膜100形成在器件形成區(qū)20上方，以及柵絕緣膜120形成在器件形成區(qū)30上方(圖4B)。例如在一個(gè)相同步驟中，執(zhí)行形成柵絕緣膜100和柵絕緣膜120的步驟。然后，形成下柵電極膜200(圖4C)。上述的形成工序與第一實(shí)施例中的形成工序相似。然后，在形成下柵電極膜200之后，如圖4D中所示，形成掩模膜250。掩模膜250 形成在位于柵絕緣膜120上方的下柵電極膜200上方。此外，例如通過使用等離子體CVD 沉積SW2以及選擇性地去除位于柵絕緣膜100上方的下柵電極膜200上方的掩模膜，來形成掩模膜250。然后，對(duì)下柵電極膜200執(zhí)行熱處理。然后，去除在柵電極膜200上方的掩模膜250。
然后，將上柵電極膜220沉積在下柵電極膜200上方(圖4E)。然后，形成柵電極 M0、延伸區(qū)60、偏移間隙物280和源/漏區(qū)70。形成工序與第一實(shí)施例中的形成工序相似。 由此，形成圖5中所示的半導(dǎo)體區(qū)。還是在該實(shí)施例中，在形成上柵電極膜220之前，對(duì)包括金屬氮化物膜的下柵電極膜200執(zhí)行熱處理。因此，能夠獲得與第一實(shí)施例的效果相同的效果。此外，在pMOSFET中，通過對(duì)包括金屬氮化物膜的柵電極膜執(zhí)行熱處理的同時(shí)用掩模膜覆蓋電極膜，來降低pMOSFET的柵電極的閾值電壓Vt (負(fù)Vt值的絕對(duì)值被降低)。在 pMOSFET中，當(dāng)功函數(shù)增加時(shí)閾值電壓Vt降低且在相同漏極電壓下獲得更高的導(dǎo)通電流。根據(jù)該實(shí)施例，在位于柵絕緣膜120上方的下柵電極膜200上方形成掩模膜250 之后，對(duì)下柵電極膜200執(zhí)行熱處理。也就是，在執(zhí)行熱處理時(shí)，位于柵絕緣膜200上方的下柵電極膜200覆蓋有掩模膜。因此，能夠控制柵電極的表觀功函數(shù)的降低以及能夠提高在襯底中形成的多個(gè)MOSFET之中所選擇的pMOSFET的電流驅(qū)動(dòng)性能。此外，僅對(duì)于從多個(gè)MOSFET中選擇的一個(gè)nMOSFET，通過熱處理來降低閾值電壓 Vt。這使得能夠在一個(gè)襯底中布置不同閾值電壓的一個(gè)nMOSFET和其他nMOSFET，而不需要引入雜質(zhì)。圖6是示出根據(jù)第三實(shí)施例的半導(dǎo)體器件的橫截面圖，其對(duì)應(yīng)于第二實(shí)施例的圖 5。除了在對(duì)下柵電極膜200執(zhí)行熱處理的步驟之后不去除掩模膜之外，圖6中所示的半導(dǎo)體器件的制造方法與根據(jù)圖4中所示的第二實(shí)施例的半導(dǎo)體器件的制造方法相似。此外， 除了掩模膜250位于在柵絕緣膜120上方的下柵電極膜200和上柵電極膜220之間以外， 圖6中所示的半導(dǎo)體器件具有與圖5中所示的半導(dǎo)體器件相同的構(gòu)造。圖6中所示的掩模膜250例如包括Si、Ge或者Si和Ge的混合物。此外，掩模膜 250例如通過PVD被沉積為約IOnm的厚度。還是在該實(shí)施例中，在形成上柵電極膜220之前，對(duì)包括金屬氮化物膜的下柵電極膜200執(zhí)行熱處理。此外，在位于柵絕緣膜120上方的下柵電極200上方形成掩模膜250 之后，對(duì)下柵電極膜200執(zhí)行熱處理。因此，能夠獲得與第二實(shí)施例的效果相同的效果。此外，該實(shí)施例不具有去除掩模膜250的步驟。因此，能夠節(jié)省半導(dǎo)體器件制造中的步驟數(shù)目。雖然已經(jīng)參考附圖描述了本發(fā)明的優(yōu)選實(shí)施例，但是它們是本發(fā)明的實(shí)例且也可以采用除了上述實(shí)例之外的各種其他結(jié)構(gòu)。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，包括在襯底中設(shè)置的第一器件形成區(qū)的上方形成第一柵絕緣膜； 在所述第一柵絕緣膜的上方形成包括金屬氮化物膜的下柵電極膜； 對(duì)所述下柵電極膜執(zhí)行熱處理；以及在所述下柵電極膜的上方形成上柵電極膜。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，還包括在形成所述下柵電極膜的步驟之前，在所述襯底中設(shè)置的第二器件形成區(qū)的上方形成第二柵絕緣膜，其中，所述的形成下柵電極膜還包括在所述第二柵絕緣膜的上方形成所述下柵電極膜，其中，所述方法還包括在所述的形成下柵電極膜和所述的對(duì)下柵電極膜執(zhí)行熱處理之間，在位于所述第二柵絕緣膜的上方的下柵電極膜的上方形成掩模膜，其中，所述的形成上柵電極膜包括還在位于所述第二柵絕緣膜的上方的下柵電極膜的上方形成上柵電極膜。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，所述下柵電極膜包括氮化鈦、 氮化鉭、氮化鎢或氮化鉬中的一種。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，所述上柵電極膜包括硅、鍺或硅和鍺的混合物中的一種。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，在所述第一器件形成區(qū)中形成的晶體管是η溝道型。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件的制造方法，還包括在所述的對(duì)下柵電極膜執(zhí)行熱處理和所述的形成上柵電極膜之間，去除所述掩模膜。
7.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其中，所述掩模膜包括硅、鍺或者硅和鍺的混合物。
8.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其中，所述掩模膜是硅的氧化物膜。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，在對(duì)下柵電極膜執(zhí)行熱處理的步驟中的氣氛是真空或者氮?dú)夥铡?br> 10.一種半導(dǎo)體器件，包括 襯底；第一柵絕緣膜，所述第一柵絕緣膜形成在所述襯底中設(shè)置的第一器件形成區(qū)的上方； 第二柵絕緣膜，所述第二柵絕緣膜形成在所述襯底中設(shè)置的第二器件形成區(qū)的上方； 下柵電極膜，所述下柵電極膜形成在所述第一柵絕緣膜的上方和所述第二柵絕緣膜的上方，并且包括金屬氮化物膜；掩模膜，所述掩模膜形成在位于所述第二柵絕緣膜的上方的所述下柵電極膜的上方；以及上柵電極膜，所述上柵電極膜形成在所述下柵電極膜的上方和所述掩模膜的上方。
全文摘要
本發(fā)明涉及半導(dǎo)體器件及其制造方法。在襯底上方形成用于隔離器件隔離區(qū)的器件隔離區(qū)。隨后，在器件形成區(qū)上方形成柵絕緣膜。然后，在柵絕緣膜上方形成由金屬氮化物膜構(gòu)成的下柵電極膜。此外，對(duì)下柵電極膜執(zhí)行熱處理，然后在下柵電極膜上方形成上柵電極膜。
文檔編號(hào)H01L21/28GK102208347SQ201110076960
公開日2011年10月5日 申請(qǐng)日期2011年3月23日 優(yōu)先權(quán)日2010年3月30日
發(fā)明者松木武雄 申請(qǐng)人:瑞薩電子株式會(huì)社