專利名稱：集成電路裝置及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有穿娃導電插塞(through-silicon via,TSV)的堆疊晶片的集成電路裝置及其制備方法，特別涉及一種堆疊晶片的集成電路裝置及其制備方法，其在形成穿娃導電插塞之前接合(bonding)晶片，不需在接合晶片之間形成焊墊(bump pad)或使用焊料。
背景技術(shù)：
集成電路裝置的封裝技術(shù)一直朝輕薄化與安裝可靠性的方向研發(fā)。近年來，隨著電子產(chǎn)品輕薄化與多功能性的要求，許多技術(shù)已經(jīng)逐漸為此領(lǐng)域的人所公知。以存儲器裝置為例，通過使用至少兩芯片(chip)的堆疊方式，可通過半導體集成工藝，生產(chǎn)具有比公知存儲器容量大兩倍的存儲器變的可能。此外，堆疊封裝不只提供增加存儲器容量的優(yōu)勢，亦增加安裝密度及增加安裝區(qū)域使用效率的優(yōu)勢。因此，關(guān)于堆疊封裝技術(shù)的研究與開發(fā)已在逐漸加速。以堆疊封裝為例，TSV已經(jīng)在此領(lǐng)域中被揭示。利用TSV技術(shù)的堆疊封裝具有一TSV設置于芯片的結(jié)構(gòu)，使得芯片可通過TSV與其它芯片以物理方式及電性方式彼此連接。一般而言，TSV的制備方法通過蝕刻技術(shù)而形成一貫穿基板的通孔，再以導電材料(例如銅)填滿通孔。為了增加傳輸速度及制造高密度元件，具有多個集成電路裝置(各具有TSV)的半導體晶片的厚度必須予以減少。公開號為US 7，683，459的美國專利文獻揭示一種混合式接合方法，用于具有TSV的晶片堆疊，其中圖案化的粘著層粘合堆疊中的相鄰兩片晶片，而焊料則用以電氣連接上晶片的TSV底端至下晶片的TSV頂端的焊塾。然而，在下晶片的TSV頂端形成焊塾(bumppad)需要種晶工藝、電鍍工藝、光刻工藝以及蝕刻工藝，因此焊墊的制造相當復雜且昂貴。
發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種堆疊晶片的集成電路裝置及其制備方法，其在形成穿娃導電插塞之前接合(bonding)晶片，不需在接合晶片之間形成焊墊(bump pad)或使用焊料。如此，焊墊的制造相當復雜且昂貴問題得以解決。本發(fā)明的集成電路裝置的一實施例，包含一下晶片，具有一第一介電區(qū)塊及一第一導電區(qū)塊，該第一導電區(qū)塊設置于該第一介電區(qū)塊之上；至少一堆疊晶片，具有一第二介電區(qū)塊及一第二導電區(qū)塊，該第二導電區(qū)塊設置于該第二介電區(qū)塊之上，其中該堆疊晶片以一中間粘著層予以接合該下晶片之上，且在該下晶片及該堆疊晶片之間沒有焊墊；以及至少一導電插塞，實質(zhì)上以直線方式貫穿該堆疊晶片且深入該下晶片，其中該導電插塞設置于該第一導電區(qū)塊及該第二導電區(qū)塊之內(nèi)。本發(fā)明的集成電路裝置的制備方法的一實施例，包含下列步驟形成一下晶片，具有一第一凹部、設置于該第一凹部之內(nèi)的一第一介電區(qū)塊及設置于該第一介電區(qū)塊之上的一第一導電區(qū)塊；形成至少一堆疊晶片，具有一第二凹部、設置于該第一凹部之內(nèi)的一第二介電區(qū)塊及設置于該 第二介電區(qū)塊之上的一第二導電區(qū)塊；使用一中間粘著層接合該至少一堆疊晶片至該下晶片上，其中在該下晶片及該堆疊晶片之間沒有形成焊墊；進行一蝕刻工藝以形成一通孔，實質(zhì)上以直線方式貫穿該堆疊晶片且深入該下晶片，其中該通孔設置于該第一導電區(qū)塊及該第二導電區(qū)塊之內(nèi)；以及使用導電材料填入該通孔以形成一導電插塞。本發(fā)明的有益效果在于，相較于公開號為US 7，683，459的美國專利文獻所揭示的技術(shù)在每個晶片上形成焊墊，本發(fā)明的實施例揭示的集成電路裝置及其制備方法是先接合堆疊晶片及下晶片，再形成貫穿該堆疊晶片且深入該下晶片的導電插塞。如此本發(fā)明的實施例揭示的集成電路裝置的制備方法無需在下晶片及堆疊晶片之間形成焊墊，解決了公知技術(shù)的焊墊制造相當復雜且昂貴的技術(shù)問題。此外，本發(fā)明的實施例在形成該通孔之前形成該第一導電區(qū)塊及該第二導電區(qū)塊(作為該穿硅導電插塞的阻障層及種晶層)。換言之，該阻障層及種晶片形成于具有較小深寬比的凹部中，而不是形成于具有較高深寬比的通孔中，因此在高深寬比的通孔中形成阻障層及種晶片的問題得以解決。上文已相當廣泛地概述本發(fā)明的技術(shù)特征，以使下文的本發(fā)明詳細描述得以獲得較佳了解。構(gòu)成本發(fā)明的權(quán)利要求標的的其它技術(shù)特征將描述于下文。本發(fā)明所屬技術(shù)領(lǐng)域技術(shù)人員應了解，可相當容易地利用下文揭示的概念與特定實施例可作為修改或設計其它結(jié)構(gòu)或工藝而實現(xiàn)與本發(fā)明相同的目的。本發(fā)明所屬技術(shù)領(lǐng)域技術(shù)人員亦應了解，這類等同建構(gòu)無法脫離權(quán)利要求所界定的本發(fā)明的精神和范圍。
圖I及圖2為剖視圖，例示本發(fā)明一實施例的硅晶片；圖3為剖視圖，例示本發(fā)明一實施例的硅晶片；圖4為剖視圖，例示本發(fā)明一實施例的下晶片；圖5為剖視圖，例示本發(fā)明一實施例的硅晶片；圖6為剖視圖，例示本發(fā)明一實施例的堆疊晶片；圖7為剖視圖，例示本發(fā)明一實施例的堆疊晶片接合于下晶片；圖8為剖視圖，例示本發(fā)明一實施例的通孔貫穿該堆疊晶片且深入該下晶片；圖9為剖視圖,例不本發(fā)明一實施例的導電插塞形成于該通孔的中；圖10為俯視圖，例示本發(fā)明一實施例的集成電路裝置；圖11及圖12為剖視圖，例示本發(fā)明一實施例的硅晶片；圖13為剖視圖，例示本發(fā)明一實施例的下晶片；圖14為剖視圖，例示本發(fā)明一實施例的硅晶片；圖15為剖視圖，例示本發(fā)明一實施例的堆疊晶片；圖16為剖視圖，例示本發(fā)明一實施例的堆疊晶片；圖17為剖視圖，例示本發(fā)明一實施例的通孔貫穿該堆疊晶片且深入該下晶片；以及圖18為剖視圖，例示本發(fā)明一實施例的導電插塞形成于該通孔之中。其中，附圖標記說明如下
IOA下晶片IOB堆疊晶片IlA硅晶片
IlB硅晶片13A 第一凹部13B 第二凹部14 基部15A第一介電區(qū)塊15B第二介電區(qū)塊16環(huán)形側(cè)壁17A第一導電區(qū)塊17B第二導電區(qū)塊19A粘著層19B粘著層2IA 載具2IB 載具23粘著層25硬基板27A粘著層27B粘著層29掩模層31 通孔33導電插塞35內(nèi)連線通道IlOA 下晶片IlOB堆疊晶片IllA 硅晶片IllB 硅晶片113A 凹部113B 凹部115A第一介電區(qū)塊115B第二介電區(qū)塊117A第一導電區(qū)塊117B第二導電區(qū)塊119B 粘著層12IB 載具127A 粘著層129掩模層131 通孔
133導電插塞135A內(nèi)連線層135B內(nèi)連線層100集成電路裝置200集成電路裝置
具體實施例方式公開號為US 7，683，459的美國專利文獻揭示的技術(shù)在每個晶片上形成焊墊，其工藝相當復雜且昂貴；相對地，本發(fā)明的實施例揭示的集成電路裝置及其制備方法先接合堆疊晶片及下晶片，再形成貫穿該堆疊晶片且深入該下晶片的導電插塞。如此，本發(fā)明的實 施例揭示的集成電路裝置的制備方法無需在下晶片及堆疊晶片的間形成焊墊，解決公知技術(shù)的焊墊制造相當復雜且昂貴問題。在接合晶片之后，制備該導電插塞必須先彳丁形成具有聞深覽比的通孔，在聞深覽比的通孔中形成阻障/種晶層，以及在通孔中填入導電材料。為了實現(xiàn)此一技術(shù)，必須先行解決的難題在高深寬比的通孔中形成阻障/種晶層。圖I至圖10例示本發(fā)明一實施例的集成電路裝置100的制備方法。圖I及圖2為剖視圖，例示本發(fā)明一實施例的硅晶片11A。在本發(fā)明的一實施例中，首先進行工藝以在該硅晶片IlA之中形成一第一凹部13A，一第一介電區(qū)塊15A于該第一凹部13A之中，以及一第一導電區(qū)塊17A于該第一介電區(qū)塊15A之上,如圖2所不。在本發(fā)明的一實施例中，該第一導電區(qū)塊17A包含一阻障層及一種晶層，該阻障層包含鈦，該種晶層包含銅。圖3為剖視圖，例示本發(fā)明一實施例的硅晶片11A。在本發(fā)明的一實施例中，通過一粘著層19A將一載具21A粘著于該硅晶片IlA之上端，再進行一薄化工藝(例如晶背研磨工藝或化學機械研磨工藝)以從該硅晶片IlA的背面局部去除該硅晶片11A。在本發(fā)明的一實施例中，該薄化工藝局部去除該硅晶片IlA的底部，使得該第一介電區(qū)塊15A的底端曝露。該第一介電區(qū)塊15A包含一基部14及一環(huán)形側(cè)壁16,該環(huán)形側(cè)壁16設置于該基部14之上；該第一導電區(qū)塊17A包含一基部18及一環(huán)形側(cè)壁20，該環(huán)形側(cè)壁20設置于該基部18之上。圖4為剖視圖，例示本發(fā)明一實施例的下晶片10A。在本發(fā)明的一實施例中，通過一粘著層23A將一硬基板25粘著于該娃晶片IlA的底端，并將該粘著層19A及該載具21A予以去除，以形成該下晶片10A。之后，在該下晶片IOA的上端形成一粘著層27A。在本發(fā)明的一實施例中，該粘著層27A被圖案化以定義內(nèi)連線通道(未顯示于圖中)。圖5為剖視圖，例示本發(fā)明一實施例的硅晶片11B。在本發(fā)明的一實施例中，在另一硅晶片IlB進行圖I及圖2所示的工藝以形成一第二凹部13B，一第二介電區(qū)塊15B于該第二凹部13B之中，以及一第二導電區(qū)塊17B于該第二介電區(qū)塊15B之上。在本發(fā)明的一實施例中，該第二導電區(qū)塊17B包含一阻障層及一種晶層，該阻障層包含鈦，該種晶層包含銅。圖6為剖視圖，例示本發(fā)明一實施例的堆疊晶片10B。在本發(fā)明的一實施例中，形成一粘著層27B于該硅晶片IlB的上端，并通過一粘著層19B將一載具21B粘著于該硅晶片IlB的上端。之后，進行一薄化工藝(例如晶背研磨工藝或化學機械研磨工藝)以從該硅晶片IlB的背面局部去除該硅晶片IlB以形成該堆疊晶片10B。在本發(fā)明的一實施例中，該薄化工藝局部去除該硅晶片IlB的底部，使得該第二介電區(qū)塊15B及該第二凹部13B的底端曝露。如此，該第二介電區(qū)塊15B系呈環(huán)形。圖7為剖視圖，例示本發(fā)明一實施例的堆疊晶片IOB接合于下晶片10A。在本發(fā)明的一實施例中，通過該粘著層27A將該堆疊晶片IOB接合于該下晶片10A，其中在該下晶片IOA與該堆疊晶片IOB之間沒有形成焊墊。之后，將該載具21B及該粘著層19B從該堆疊晶片IOB的上端移除。在本發(fā)明的一實施例中，該粘著層27A為該下晶片IOA與該堆疊晶片IOB之間的唯一膜層，亦即該堆疊晶片IOB在沒有使用焊料情形下接合于該下晶片10A。
在本發(fā)明的一實施例中，另一堆疊晶片IOB可以相同技術(shù)接合于該堆疊晶片IOB的上端，亦即本發(fā)明的實施例可接合一個或多個堆疊晶片IOB于該下晶片IOA的上端。在本發(fā)明的一實施例中，由于該堆疊晶片IOB在接合于該下晶片IOA時沒有對齊，該第一導電區(qū)塊17A可能沒有對齊該第二導電區(qū)塊17B，該第一介電區(qū)塊15A可能沒有對齊該第二介電區(qū)塊15B。圖8為剖視圖，例示本發(fā)明一實施例的通孔31貫穿該堆疊晶片IOB且深入該下晶片10A。在本發(fā)明的一實施例中，通過光刻工藝形成一掩模層29于該堆疊晶片IOB的上端；之后，使用含氟蝕刻氣體進行一干蝕刻工藝以形成至少一通孔(via hole)31，其實質(zhì)上以直線方式貫穿該堆疊晶片IOB并深入該下晶片10A。在本發(fā)明的一實施例中，該通孔31形成于該第一導電區(qū)塊17A及該第二導電區(qū)塊17B之內(nèi)。圖9為剖視圖，例示本發(fā)明一實施例的導電插塞33形成于該通孔31之中。在本發(fā)明的一實施例中，將該掩模層29去除之后，進行一電鍍工藝以在該通孔31內(nèi)填入導電材料(例如銅)而形成該導電插塞33。在本發(fā)明的一實施例中，該導電插塞33貫穿該堆疊晶片IOB并深入該下晶片10A。在本發(fā)明的一實施例中，該導電插塞33形成于該第一導電區(qū)塊17A及該第二導電區(qū)塊17B之內(nèi)。圖10為俯視圖，例示本發(fā)明一實施例的集成電路裝置100。在本發(fā)明的一實施例中，該粘著層27B被圖案化以定義內(nèi)連線通道35而完成該集成電路裝置100，其中該內(nèi)連線通道35經(jīng)配置以電氣連接該導電插塞33至該堆疊晶片IOB的電子元件(例如電晶體)。相較于公開號為US 7，683，459的美國專利文獻所揭示的技術(shù)在每個晶片上形成焊墊，本發(fā)明的實施例揭示的集成電路裝置100的制備方法是先接合堆疊晶片IOB及下晶片10A，再形成貫穿堆疊晶片IOB且深入下晶片IOB的導電插塞33。如此，本發(fā)明的實施例揭示的集成電路裝置100的制備方法無需在下晶片IOA及堆疊晶片IOB的間形成焊墊，解決公知技藝的焊墊制造相當復雜且昂貴問題。此外，本發(fā)明的實施例在形成該通孔31之前形成該第一導電區(qū)塊17A及該第二導電區(qū)塊17B (作為該穿硅導電插塞33的阻障層及種晶片)。換言之，該阻障層及種晶片形成于具有較小深寬比的第一凹部13A及13B中，而不是形成于具有較高深寬比的通孔31中，因此在高深寬比的通孔31中形成阻障層及種晶片的問題得以解決。圖11至圖18例示本發(fā)明一實施例的集成電路裝置200的制備方法。圖11及圖12為剖視圖，例示本發(fā)明一實施例的硅晶片111A。在本發(fā)明的一實施例中，首先進行工藝以在該硅晶片IllA的中形成一凹部113A，一第一介電區(qū)塊115A于該凹部113A之中，以及一第一導電區(qū)塊117A于該第一介電區(qū)塊115A之上,如圖12所不。在本發(fā)明的一實施例中，該第一導電區(qū)塊117A包含一阻障層及一種晶層，該阻障層包含鈦，該種晶層包含銅。圖13為剖視圖，例示本發(fā)明一實施例的下晶片11OA。在本發(fā)明的一實施例中，進行一沉積工藝以在該硅晶片IlOA的上端形成一內(nèi)連線層135A以及在該內(nèi)連線層135A之上形成一粘著層127A以形成該下晶片110A。14為剖視圖，例示本發(fā)明一實施例的硅晶片111B。在本發(fā)明的一實施例中，在另一硅晶片IllB進行圖11至圖13所示的工藝以形成一凹部113B，一第二介電區(qū)塊115B于該凹部113B之中，以及一第二導電區(qū)塊117B于該第二介電區(qū)塊115B之上；之后,進行一沉積工藝以在該硅晶片IlOB的上端形成一內(nèi)連線層135B。在本發(fā)明的一實施例中，該第二導電區(qū)塊117B包含一阻障層及一種晶層，該阻障層包含鈦，該種晶層包含銅。圖15為剖視圖，例示本發(fā)明一實施例的堆疊晶片110B。在本發(fā)明的一實施例中，通過一粘著層119B將一載具121B粘著于該內(nèi)連線層135B之上；之后，進行一薄化工藝(例如晶背研磨工藝或化學機械研磨工藝)以從該硅晶片IllB的背面局部去除該硅晶片IllB以形成該堆疊晶片110B。在本發(fā)明的一實施例中，該薄化工藝局部去除該硅晶片IllB的底部，使得該第二介電區(qū)塊115B及該凹部113B的底端曝露。如此，該二第介電區(qū)塊115B呈環(huán)形。圖16為剖視圖，例示本發(fā)明一實施例的堆疊晶片IlOB接合于下晶片110A。在本發(fā)明的一實施例中，通過該粘著層127A將該堆疊晶片IlOB接合于該下晶片110A，其中在該下晶片IlOA與該堆疊晶片IlOB之間沒有形成焊墊。在本發(fā)明的一實施例中，該粘著層127A為該下晶片IlOA與該堆疊晶片IlOB之間的唯一膜層，亦即該堆疊晶片IlOB在沒有使用焊料情形下接合于該下晶片110A。在本發(fā)明的一實施例中，可將該載具121B及該粘著層119B從該堆疊晶片IlOB的上端移除后，將另一堆疊晶片IlOB可以相同技術(shù)接合于該堆疊晶片IlOB的上端，亦即本發(fā)明的實施例可接合一個或多個堆疊晶片IlOB于該下晶片IlOA的上端。圖17為剖視圖，例示本發(fā)明一實施例的通孔131貫穿該堆疊晶片IlOB且深入該下晶片110A。在本發(fā)明的一實施例中，將該載具121B及該粘著層119B從該堆疊晶片IlOB的上端移除后，通過光刻工藝形成一掩模層129于該堆疊晶片IlOB的上端；之后，使用含氟蝕刻氣體進行一干蝕刻工藝以形成至少一通孔(via hole) 131，其實質(zhì)上以直線方式貫穿該堆疊晶片IlOB并深入該下晶片110A。在本發(fā)明的一實施例中，該通孔131形成于該第一導電區(qū)塊117A及該第二導電區(qū)塊117B之內(nèi)。圖18為剖視圖，例示本發(fā)明一實施例的導電插塞133形成于該通孔131之中。在本發(fā)明的一實施例中，將該掩模層129去除之后，進行一電鍍工藝以在該通孔131內(nèi)填入導電材料(例如銅)而形成該導電插塞133。在本發(fā)明的一實施例中，該導電插塞133貫穿該堆疊晶片IlOB并深入該下晶片110A。在本發(fā)明的一實施例中，該導電插塞133形成于該第一導電區(qū)塊117A及該第二導電區(qū)塊117B之內(nèi)。相較于公開號為US 7，683，459的美國專利文獻所揭示的技術(shù)在每個晶片上形成焊墊，本發(fā)明的實施例揭示的集成電路裝置200的制備方法是先接合堆疊晶片IlOB及下晶片110A，再形成貫穿堆疊晶片IlOB且深入下晶片IlOB的導電插塞133。如此，本發(fā)明的實施例揭示的集成電路裝置200的制備方法無需在下晶片IlOA及堆疊晶片IlOB之間形成焊墊，解決公知技藝的焊墊制造相當復雜且昂貴問題。
此外，本發(fā)明的實施例在形成該通孔133之前形成該第一導電區(qū)塊117A及該第二導電區(qū)塊117B(作為該穿硅導電插塞133的阻障層及種晶片)。換言的，該阻障層及種晶片形成于具有較小深寬比的凹部113A及113B中，而不是形成于具有較高深寬比的通孔131中，因此在高深寬比的通孔131中形成阻障層及種晶片的問題得以解決。本發(fā)明的技術(shù)內(nèi)容及技術(shù)特點已揭示如上，然而本發(fā)明所屬技術(shù)領(lǐng)域技術(shù)人員應了解，在不背離權(quán)利要求所界定的本發(fā)明精神和范圍內(nèi)，本發(fā)明的教示及揭示可作種種的替換及修飾。例如，上文揭示的許多工藝可以不同的方法實施或以其它工藝予以取代，或者采用上述兩種方式的組合。此外，本申請的權(quán)利范圍并不局限于上文揭示的特定實施例的工藝、機臺、制造、物質(zhì)的成分、裝置、方法或步驟。本發(fā)明所屬技術(shù)領(lǐng)域技術(shù)人員應了解，基于本發(fā)明教示及揭示工藝、機臺、制造、物質(zhì)的成分、裝置、方法或步驟，無論現(xiàn)在已存在或日后開發(fā)者，其與本案實施例揭示者以實質(zhì)相同的方式執(zhí)行實質(zhì)相同的功能，而達到實質(zhì)相同的結(jié)果，亦可使用于本發(fā)明。因此的權(quán)利要求用以涵蓋用以此類工藝、機臺、制造、物質(zhì)的成分、裝置、方 法或步驟。
權(quán)利要求
1.一種集成電路裝置，包含 一下晶片，具有一第一介電區(qū)塊及一第一導電區(qū)塊，該第一導電區(qū)塊設置于該第一介電區(qū)塊之上； 至少一堆疊晶片，具有一第二介電區(qū)塊及一第二導電區(qū)塊，該第二導電區(qū)塊設置于該第二介電區(qū)塊之上，其中該堆疊晶片以一中間粘著層予以接合該下晶片之上，且在該下晶片及該堆疊晶片之間沒有焊墊；以及 至少一導電插塞，實質(zhì)上以直線方式貫穿該堆疊晶片且深入該下晶片，其中該導電插塞設置于該第一導電區(qū)塊及該第二導電區(qū)塊之內(nèi)。
2.根據(jù)權(quán)利要求I所述的集成電路裝置，其特征在于，該第一導電區(qū)塊包含一阻障層及一種晶層。
3.根據(jù)權(quán)利要求I所述的集成電路裝置，其特征在于，該第一介電區(qū)塊包含一基部及一環(huán)形側(cè)壁，該環(huán)形側(cè)壁設置于該基部之上。
4.根據(jù)權(quán)利要求I所述的集成電路裝置，其特征在于，該第二介電區(qū)塊呈環(huán)形。
5.根據(jù)權(quán)利要求I所述的集成電路裝置，其特征在于，該第一導電區(qū)塊包含一基部及一環(huán)形側(cè)壁，該環(huán)形側(cè)壁設置于該基部之上。
6.根據(jù)權(quán)利要求I所述的集成電路裝置，其特征在于，該第二導電區(qū)塊呈環(huán)形。
7.根據(jù)權(quán)利要求I所述的集成電路裝置，其特征在于，該下晶片及該堆疊晶片之間沒有焊料。
8.根據(jù)請求I所述的集成電路裝置，其特征在于，該下晶片還包含一內(nèi)連線通道，電氣連接于該導電插塞。
9.根據(jù)權(quán)利要求I所述的集成電路裝置，其特征在于，該第一導電區(qū)塊沒有對齊該第二導電區(qū)塊。
10.根據(jù)權(quán)利要求I所述的集成電路裝置，其特征在于，該第一介電區(qū)塊(15A)沒有對齊該第二介電區(qū)塊。
11.根據(jù)權(quán)利要求I所述的集成電路裝置，其特征在于，該集成電路裝置還包含一內(nèi)連線層，設置于該下晶片之上。
12.—種集成電路裝置的制備方法，包含下列步驟 形成一下晶片，具有一第一凹部、設置于該第一凹部之中的一第一介電區(qū)塊及設置于該第一介電區(qū)塊之上的一第一導電區(qū)塊； 形成至少一堆疊晶片，具有一第二凹部、設置于該第一凹部之內(nèi)的一第二介電區(qū)塊及設置于該第二介電區(qū)塊之上的一第二導電區(qū)塊； 使用一中間粘著層接合該至少一堆疊晶片至該下晶片上，其中在該下晶片及該堆疊晶片之間沒有形成焊墊； 進行一蝕刻工藝以形成一通孔，實質(zhì)上以直線方式貫穿該堆疊晶片且深入該下晶片，其中該通孔設置于該第一導電區(qū)塊及該第二導電區(qū)塊之內(nèi)；以及 使用導電材料填入該通孔以形成一導電插塞。
13.根據(jù)權(quán)利要求12所述的集成電路裝置的制備方法，其特征在于，形成至少一堆疊晶片包含進行一薄化步驟以局部去除該堆疊晶片的底部。
14.根據(jù)權(quán)利要求13所述的集成電路裝置的制備方法，其特征在于，該薄化步驟曝露該第二介電區(qū)塊。
15.根據(jù)權(quán)利要求13所述的集成電路裝置的制備方法，其特征在于，該薄化步驟曝露該第二凹部。
16.根據(jù)權(quán)利要求12所述的集成電路裝置的制備方法，其特征在于，形成一下晶片包含進行一薄化步驟以局部去除該下晶片的底部。
17.根據(jù)權(quán)利要求16所述的集成電路裝置的制備方法，其特征在于，該薄化步驟曝露該第一介電區(qū)塊。
18.根據(jù)權(quán)利要求16所述的集成電路裝置的制備方法，其特征在于，該薄化步驟曝露該第一凹部。
19.根據(jù)權(quán)利要求12所述的集成電路裝置的制備方法，其特征在于，使用一中間粘著層接合該至少一堆疊晶片至該下晶片上沒有使用焊料。
20.根據(jù)權(quán)利要求12所述的集成電路裝置的制備方法，其特征在于，還制備方法還包含形成一內(nèi)連線通道，電氣連接于該導電插塞的步驟。
全文摘要
本發(fā)明公開了一種集成電路裝置及其制備方法，本發(fā)明的集成電路裝置的一實施例，包含一下晶片，具有一第一介電區(qū)塊及一第一導電區(qū)塊，該第一導電區(qū)塊設置于該第一介電區(qū)塊之上；至少一堆疊晶片，具有一第二介電區(qū)塊及一第二導電區(qū)塊，該第二導電區(qū)塊設置于該第二介電區(qū)塊之上，其中該堆疊晶片以一中間粘著層予以接合該下晶片之上，且在該下晶片及該堆疊晶片之間沒有焊墊；以及至少一導電插塞，實質(zhì)上以直線方式貫穿該堆疊晶片且深入該下晶片，其中該導電插塞設置于該第一導電區(qū)塊及該第二導電區(qū)塊之內(nèi)。本發(fā)明使焊墊制造相當復雜且昂貴的問題得以解決。
文檔編號H01L25/065GK102623444SQ201110082960
公開日2012年8月1日 申請日期2011年3月31日 優(yōu)先權(quán)日2011年2月1日
發(fā)明者鍾瑞萱 申請人:南亞科技股份有限公司