專利名稱：制造集成電路芯片的方法及集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體工藝的領(lǐng)域，尤其是涉及一種混合光學(xué)與電子束光刻制造層級(jí)的共對(duì)準(zhǔn)的對(duì)準(zhǔn)目標(biāo)及方法。
背景技術(shù)：
為了制造集成電路，各種光刻定義制造層級(jí)必須相互對(duì)準(zhǔn)。在光學(xué)光刻中，基板上的光致抗蝕劑層通過(guò)圖案化光掩模而暴露于光化輻射，圖案化光掩模對(duì)準(zhǔn)于基板上的對(duì)準(zhǔn)目標(biāo)。較初期的光刻工藝步驟所制造的結(jié)構(gòu)作為光掩模上對(duì)準(zhǔn)標(biāo)記的對(duì)準(zhǔn)目標(biāo)。相較下方，電子束光刻是一種直寫(direct-write)工藝，沒(méi)有光掩模，且電子束掃過(guò)電子束抗蝕劑層。對(duì)于每一制造層級(jí)，電子束必須對(duì)準(zhǔn)于參考結(jié)構(gòu)。一般來(lái)說(shuō)，光學(xué)光刻快，但是不能以非常小的節(jié)距(pitch)打印圖像。電子束光刻可以以非常小的節(jié)距打印圖像，但是慢。結(jié)合這兩種技術(shù)優(yōu)點(diǎn)的方法受電子束光刻系統(tǒng)不能對(duì)準(zhǔn)于目前光學(xué)對(duì)準(zhǔn)結(jié)構(gòu)的事實(shí)所阻礙。 因此，存在對(duì)一種光學(xué)與電子束光刻制造層級(jí)的共對(duì)準(zhǔn)的對(duì)準(zhǔn)目標(biāo)以及方法的需求。

發(fā)明內(nèi)容
本發(fā)明的第一方面為一種方法，其包括在基板中形成電子束對(duì)準(zhǔn)目標(biāo)，此電子束對(duì)準(zhǔn)目標(biāo)包括在溝槽的底部中的電子背散射(back-scattering)層，以及在電子背散射層頂上且填充溝槽的帽蓋層；在形成電子束對(duì)準(zhǔn)目標(biāo)之后，在基板中形成光學(xué)對(duì)準(zhǔn)目標(biāo)，光學(xué)對(duì)準(zhǔn)目標(biāo)位于與基板中的電子束對(duì)準(zhǔn)目標(biāo)的位置相關(guān)的、基板中的預(yù)定位置；在基板上形成抗蝕劑層；將光掩模對(duì)準(zhǔn)光學(xué)對(duì)準(zhǔn)目標(biāo)或電子束對(duì)準(zhǔn)目標(biāo)，光掩模具有透光及不透光區(qū)域的第一圖案，第一圖案代表集成電路的制造層級(jí)的第一組特征；將抗蝕劑層通過(guò)光掩模而暴露于光化輻射，以在抗蝕劑層中形成光學(xué)曝光區(qū)域，不透光區(qū)域?qū)嵸|(zhì)上阻擋光化輻射， 且透光區(qū)域?qū)嵸|(zhì)上透射光化輻射；與電子束對(duì)準(zhǔn)目標(biāo)的位置相關(guān)而設(shè)置電子束的起始位置 (home position)；將抗蝕劑層以第二圖案暴露于電子束，以在抗蝕劑層中形成有效電子束曝光區(qū)域(virtual electronexposure fields)，第二圖案代表集成電路的制造層級(jí)的第二組特征；以及顯影抗蝕劑層，以轉(zhuǎn)移第一及第二圖案至抗蝕劑層中的抗蝕劑圖案。本發(fā)明的第二方面為第一方面中，電子背散射層包括金屬。本發(fā)明的第三方面為第一方面中，電子束對(duì)準(zhǔn)目標(biāo)還包括在電子背散射層及帽蓋層之間的應(yīng)力減小層。本發(fā)明的第四方面為第三方面中，電子背散射層包括金屬，以及應(yīng)力減小層包括金屬硅化物。本發(fā)明的第五方面為第一方面還包括轉(zhuǎn)移抗蝕劑圖案到基板或形成于基板上的一層中。本發(fā)明的第六方面為第一方面中，將光掩模對(duì)準(zhǔn)光學(xué)對(duì)準(zhǔn)目標(biāo)或電子束對(duì)準(zhǔn)目標(biāo)的步驟包括分別相對(duì)于光學(xué)對(duì)準(zhǔn)目標(biāo)或電子束對(duì)準(zhǔn)目標(biāo)而設(shè)置對(duì)準(zhǔn)標(biāo)記于光掩模上。本發(fā)明的第七方面為第一方面中，(i)將抗蝕劑層暴露于光化輻射是在將抗蝕劑層暴露于電子束之前實(shí)施；或(ii)將抗蝕劑層暴露于電子束是在將抗蝕劑層暴露于光化輻射之前實(shí)施。本發(fā)明的第八方面為第一方面還包括將基板的表面分成有效電子束曝光區(qū)域； 以及僅在包括第二組特征的成員的特征及具有對(duì)應(yīng)實(shí)質(zhì)電子束曝光區(qū)域中位置的基板的區(qū)域中形成附加電子束對(duì)準(zhǔn)目標(biāo)。本發(fā)明的第九方面為第一方面中，電子束對(duì)準(zhǔn)目標(biāo)占用的沿基板頂表面測(cè)量的面積為光學(xué)對(duì)準(zhǔn)目標(biāo)占用的沿基板的頂表面測(cè)量的面積的25至100倍。


本發(fā)明的特征在所附權(quán)利要求中闡述。然而，本發(fā)明本身將可通過(guò)參考以下說(shuō)明實(shí)施例的詳細(xì)說(shuō)明與伴隨附圖結(jié)合解讀而有最佳的了解，其中圖IA至IP是示出根據(jù)本發(fā)明的實(shí)施例在同一基板上制造電子束對(duì)準(zhǔn)目標(biāo)、光學(xué)對(duì)準(zhǔn)目標(biāo)及示例場(chǎng)效應(yīng)晶體管的剖面圖；圖2示出本發(fā)明的實(shí)施例可能采取的電子束對(duì)準(zhǔn)目標(biāo)的各種幾何形狀；圖3為根據(jù)本發(fā)明的實(shí)施例的示例集成電路芯片的俯視圖，示出光學(xué)及電子束曝光區(qū)域之間及光學(xué)及電子束對(duì)準(zhǔn)目標(biāo)之間的空間關(guān)系；以及圖4為根據(jù)本發(fā)明的實(shí)施例，使用光學(xué)及電子束光刻兩者來(lái)制造集成電路的流程圖。
具體實(shí)施例方式光刻對(duì)準(zhǔn)定義為在水平方向(例如x-y位置)上相對(duì)于集成電路的不同結(jié)構(gòu)彼此且相對(duì)于其上形成了集成電路的基板來(lái)定位集成電路的不同結(jié)構(gòu)的工藝。水平方向定義為與基板的頂表面平行的任何方向。集成電路的制造層級(jí)定義為將同時(shí)形成于基板中或基板上的一組集成電路相關(guān)的圖案化結(jié)構(gòu)成像的層級(jí)。制造層級(jí)可包括二或多個(gè)光刻步驟。光學(xué)光刻(在此之后稱為光學(xué)光刻(photolithgraphy))通過(guò)將抗蝕劑層通過(guò)光掩模暴露于光化輻射(例如紫外光)，以在抗蝕劑層中形成抗蝕劑特征(resistfeature)及空間的圖案，此光掩模具有透光及不透光(對(duì)于光化輻射)區(qū)域的對(duì)應(yīng)圖案區(qū)域。光學(xué)光刻對(duì)準(zhǔn)依賴于對(duì)應(yīng)基板上的對(duì)準(zhǔn)目標(biāo)的圖像而在光掩模上定位對(duì)準(zhǔn)標(biāo)記的圖像，以及相關(guān)于基板移動(dòng)光掩模，或相關(guān)于光掩模移動(dòng)基板，以將光掩模(以及光掩模上的圖案)對(duì)準(zhǔn)基板(及基板上的結(jié)構(gòu))。光學(xué)對(duì)準(zhǔn)目標(biāo)具有受限的深度(例如約30納米至約100納米深的量級(jí))的小的水平尺寸(例如約10納米至約100納米的量級(jí))，以及具有低原子量(例如硅)的制造結(jié)構(gòu)。通過(guò)當(dāng)在直寫工藝中電子束掃過(guò)抗蝕劑層時(shí)關(guān)閉及開(kāi)啟電子束，使電子束光刻在基板上的抗蝕劑層中(以電子束輻射)形成圖像。電子束光刻的對(duì)準(zhǔn)仰賴在基板上定位位置，其通過(guò)對(duì)應(yīng)電子束曝光機(jī)臺(tái)中電子束的起始位置，用掃描式電子顯微鏡(SEM)成像背散射電子。因此，可以在任何特定時(shí)間決定直接在電子束路徑的基板上的x-y位置。根據(jù)本發(fā)明的實(shí)施例的電子束對(duì)準(zhǔn)目標(biāo)呈現(xiàn)相對(duì)于周圍基板區(qū)域的大的地形(topographical) 對(duì)比(大且深)，以增加背散射電子的數(shù)目，該背散射電子是用來(lái)產(chǎn)生供標(biāo)記電子束的SEM 圖像。光致抗蝕劑定義為當(dāng)暴露于光化紫外輻射時(shí)，會(huì)經(jīng)歷改變其在顯影液中溶解度的化學(xué)反應(yīng)的一種聚合組成物。電子束抗蝕劑定義為當(dāng)暴露于電子束時(shí)，會(huì)經(jīng)歷改變其在顯影液中溶解度的化學(xué)反應(yīng)的一種聚合組成物。抗蝕劑定義為當(dāng)暴露于光化紫外輻射或電子束時(shí)，會(huì)經(jīng)歷改變其在顯影液中溶解度的化學(xué)反應(yīng)的一種聚合組成物。在之后任何時(shí)候稱為光致抗蝕劑或電子束抗蝕劑時(shí)，可以抗蝕劑取代之。雖然本發(fā)明的實(shí)施例使用絕緣體上硅(SOI)基板來(lái)說(shuō)明，本發(fā)明的實(shí)施例同樣可應(yīng)用在體硅基板。體硅基板不包括埋藏氧化(BOX)層。在工業(yè)中，對(duì)于半導(dǎo)體基板、體硅或 SOI的通用名稱為“晶片(wafer)”，且“基板”及“晶片”兩術(shù)語(yǔ)可在工業(yè)中交互使用?！凹呻娐贰奔啊凹呻娐沸酒钡男g(shù)語(yǔ)可交互使用。圖IA至IP為根據(jù)本發(fā)明的實(shí)施例，示出在同一基板上制造電子束對(duì)準(zhǔn)目標(biāo)、光學(xué)對(duì)準(zhǔn)目標(biāo)及示例場(chǎng)效應(yīng)晶體管(FET)的剖面圖。在圖IA中，SOI基板(或晶片)100包括主體(或操作物(handle)) 105、在主體頂上的BOX層110及在BOX層頂上的硅層115。BOX 層110包括二氧化硅。在一個(gè)示例中，主體105為單晶硅。在一個(gè)示例中，硅層115為單晶硅。在一種方法中，SOI晶片的形成是通過(guò)將氧離子注入單晶硅晶片及退火，以形成埋藏二氧化硅層。在另一種方法中，SOI晶片的形成是通過(guò)將兩硅晶片的頂表面氧化、將氧化的表面接觸放置、退火以將晶片接合在一起，以及之后通過(guò)例如化學(xué)機(jī)械拋光(CMP)，以從晶片的底部移除硅。在硅層115的頂表面上形成第一墊層120。在第一墊層120的頂表面上形成第二墊層125。在第二墊層125的頂表面上形成硬掩模層130。在一個(gè)示例中，第一墊層120為二氧化硅。在一個(gè)示例中，第二墊層125為氮化硅。在一個(gè)示例中，硬掩模層130為二氧化硅。在一個(gè)示例中，BOX層110為約50納米至約300納米厚。在一個(gè)示例中，硅層115為約30納米至約200納米厚。在一個(gè)示例中，第一墊層120為約2納米至約20納米厚。在一個(gè)示例中，第二墊層125為約5納米至約150納米厚。在一個(gè)示例中，硬掩模層130為約 50納米至約145納米厚。在圖IB中，在硬掩模層130的頂表面上形成圖案化光致抗蝕劑層135，且開(kāi)口 140 用光學(xué)光刻形成于光致抗蝕劑層中，以暴露在開(kāi)口底部中的硬掩模層區(qū)域。此光學(xué)光刻步驟定義隨后將形成的電子束對(duì)準(zhǔn)目標(biāo)的位置及水平幾何形狀。在圖IC中，使用圖案化光致抗蝕劑層135(參見(jiàn)圖1B)來(lái)蝕刻硬掩模層130，以形成開(kāi)口 145于硬掩模層中，且移除光致抗蝕劑層?；蛘?，也可以留下在蝕刻硬掩模層130之后任何存留的光致抗蝕劑層135，從而被根據(jù)圖ID在下文描述的操作完全消耗，或者在這些操作之后移除任何存留的抗蝕劑層。第二墊層125的區(qū)域暴露于開(kāi)口 145的底部中。在圖ID中，通過(guò)蝕刻穿透第二墊層125、第一墊層120、硅層115、BOX層110至主體105中，以形成溝槽150。在第一墊層120與BOX層110為二氧化硅且第二墊層125為氮化硅的示例中，將提供蝕刻溝槽150的兩示例方法。第一方法中，在一個(gè)步驟中，使用CF4 作為反應(yīng)氣體的反應(yīng)性離子蝕刻(RIE)被用來(lái)蝕刻溝槽150。在第二方法中，使用四個(gè)步驟。在第一步驟中，使用CHF3作為反應(yīng)氣體的RIE被用來(lái)蝕刻穿透第二墊層125及第一墊層120。在第二步驟中，使用HBr作為反應(yīng)氣體的RIE被用來(lái)蝕刻穿透硅層115。在第三步驟中，使用CHF3作為反應(yīng)氣體的RIE被用來(lái)蝕刻穿透BOX層110。在第四步驟中，使用HBr 作為反應(yīng)氣體的RIE被用來(lái)蝕刻至主體105中。如圖ID所示，在溝槽150的蝕刻期間，移除所有的硬掩模130(參見(jiàn)圖1C)，且移除大部分的第二墊層120。然而，在極端的例子中， 可在蝕刻溝槽150之后存留一層硬掩模層130及所有第一及第二墊層115及120，而在另一個(gè)相反的極端例子中，至少一層第一墊層120應(yīng)該存留，以保護(hù)硅層115的頂表面，防止在溝槽150的蝕刻期間被攻擊。如前所述，任何存留的抗蝕劑層135(參見(jiàn)圖1C)在此時(shí)被移除。在圖IE中，任何存留的硬掩模層(參見(jiàn)圖1C)以及第一及第二墊層120及125(參見(jiàn)圖1D)被移除(例如通過(guò)濕蝕刻或濕蝕刻及RIE的結(jié)合)。溝槽150自硅層115的頂表面160延伸深度D1，且具有至少一水平方向的最小寬度Wl的水平幾何形狀。在一個(gè)示例中，Wl約從100納米至約10微米，且Dl約從500納米至5微米。在圖IF中，形成溝槽襯層。溝槽襯層包括第一層165及第二層170，在硅層115的所有暴露表面上及溝槽150的所有暴露表面上形成第一層165，在第一層165的所有暴露表面上形成第二層170。溝槽襯層可包括任何數(shù)目的單獨(dú)的層。在一個(gè)示例中，第一層165 為二氧化硅。在一個(gè)示例中，第二層170為氮化硅。在一個(gè)示例中，第一層165為約2納米至約20納米厚。在一個(gè)示例中，第二層170為約5納米至約150納米厚。在圖IG中，一層高原子量(Z)材料175沉積于第二層170上方，填充(如所示)或部分填充溝槽150。在一個(gè)示例中，高Z材料為具有原子量大于硅(約^amu)的材料，優(yōu)選具有約40或以上的原子量。在一個(gè)示例中，材料175為金屬。在一個(gè)示例中，材料175優(yōu)選為鍺化鎢。在一個(gè)示例中，材料175優(yōu)選為鎢，其可由化學(xué)氣相沉積(CVD)所形成。在圖IH中，實(shí)施CMP，其消耗所有或一些的層165及170。在圖IH中，留存一些的層170及所有層165。在圖II中，材料175(參見(jiàn)圖1H)被凹陷低于溝槽150頂部至厚度Tl，以形成電子背散射層178。在一個(gè)示例中，電子背散射層178被凹陷低于BOX層110的層級(jí)(當(dāng)使用 SOI基板時(shí))。若電子背散射層178為鎢，可使用RIE工藝或濕蝕刻工藝(例如過(guò)氧化氫) 來(lái)實(shí)施凹陷。在一個(gè)示例中，Tl在約200納米至約1微米之間。在圖IJ中，形在溝槽150中的電子背散射層178上方成選擇性的應(yīng)力釋放層180。 在一個(gè)示例中，當(dāng)電子背散射層178為鎢(或其他金屬)，應(yīng)力釋放層180為硅化鎢(或金屬硅化物)。可由沉積硅化物層(例如非晶硅或多晶硅)，之后高溫退火(基于金屬而變化， 示例為對(duì)于NiSi約400°C、對(duì)于CoSi約400°C、對(duì)于WSi約700°C )，之后由濕蝕刻移除未反應(yīng)的鎢(或金屬)，以形成硅化物。優(yōu)選對(duì)于電子背散射層178使用金屬，及對(duì)于帽蓋層 180使用金屬硅化物，以如以下所述減少電子背散射層178及帽蓋層185之間的應(yīng)力。在圖IK中，形成帽蓋層185，填充溝槽150。在一個(gè)示例中，帽蓋層185為介電材料。在一個(gè)示例中，帽蓋層185為二氧化硅，可由CVD或等離子體增強(qiáng)CVD所形成，或?yàn)門EOS 氧化物。在圖IL中，實(shí)施CMP使移除過(guò)多的帽蓋層，以形成電子束對(duì)準(zhǔn)目標(biāo)190。之后，實(shí)施清潔來(lái)移除污染物，尤其是任何金屬污染物。在一個(gè)示例中，實(shí)施硫酸/硝酸清潔/水漂
7洗，之后實(shí)施鹽酸清潔/水漂洗。在圖IM中，移除任何留存的第一及第二層165及170(例如當(dāng)?shù)谝患暗诙?65 及170分別為氮化硅及氧化硅，通過(guò)熱磷酸蝕刻及氫氟酸基的蝕刻劑移除)。在圖IN中，在硅層115及電子束對(duì)準(zhǔn)目標(biāo)190上方形成新的第一墊層195，及在第一墊層195上方形成新的第二墊層200。在一個(gè)示例中，第一墊層195為二氧化硅。在一個(gè)示例中，第二墊層200為氮化硅。在一個(gè)示例中，第一墊層195為約2納米至約20納米厚。 在一個(gè)示例中，第二墊層200為約5納米至約150納米厚。電子束對(duì)準(zhǔn)目標(biāo)190將從電子背散射層178背散射電子。電子束對(duì)準(zhǔn)目標(biāo)190呈現(xiàn)較大的原子量，且因此電子背散射在SEM模式中相對(duì)于在集成電路芯片初期工藝(例如前端工藝；FE0L)的標(biāo)準(zhǔn)硅及硅基膜形成對(duì)比。如圖10所示，在此時(shí)可形成光學(xué)對(duì)準(zhǔn)目標(biāo)，或可與第一光學(xué)定義制造層級(jí)同時(shí)形成。在一個(gè)示例中，第一光學(xué)定義制造層級(jí)為介電質(zhì)填充溝槽隔離層級(jí)，如圖IP所示。在圖10中，通過(guò)光學(xué)光刻工藝將光學(xué)對(duì)準(zhǔn)目標(biāo)205形成于硅層115中，該光學(xué)光刻工藝包括涂布光致抗蝕劑層、通過(guò)對(duì)準(zhǔn)電子束對(duì)準(zhǔn)目標(biāo)190的光掩模使光致抗蝕劑層曝光、將曝光的光致抗蝕劑層顯影以圖案化該光致抗蝕劑層，之后蝕刻穿透第一及第二墊層 195及200至硅層115中(未顯示于圖10，見(jiàn)圖10)，之后移除光致抗蝕劑層。在一個(gè)示例中，當(dāng)?shù)诙|層200為氮化硅，可使用以CHF3作為反應(yīng)氣體的RIE來(lái)蝕刻第二墊層。在一個(gè)示例中，當(dāng)?shù)谝粔|層195為二氧化硅時(shí)，可使用以CHF3作為反應(yīng)氣體的RIE來(lái)蝕刻第一墊層。在一個(gè)示例中，可使用以HBr作為反應(yīng)氣體的RIE來(lái)蝕刻至硅層115中。第一及第二墊層195及200在后續(xù)的工藝步驟中保護(hù)電子束對(duì)準(zhǔn)目標(biāo)190。光學(xué)對(duì)準(zhǔn)目標(biāo)205自硅層115的頂表面160延伸深度D2，且具有至少一水平方向的最小寬度W2的水平幾何形狀。在一個(gè)示例中，W2從約100納米至約5000納米，且D2從約10納米至約500納米。在圖10所述的示例中，D2可等于但不大于硅層115的厚度。在第一示例中，光學(xué)對(duì)準(zhǔn)目標(biāo)205延伸至硅層115中，但不接觸BOX層110。在第二示例中，光學(xué)對(duì)準(zhǔn)目標(biāo)205延伸至硅層115中且接觸BOX層110。電子束對(duì)準(zhǔn)目標(biāo)175可與光學(xué)對(duì)準(zhǔn)目標(biāo)205相同尺寸比較大或比較小(就表面面積來(lái)說(shuō))。在圖IP中，淺溝槽隔離(STI)210與光學(xué)對(duì)準(zhǔn)目標(biāo)205及硅層115同時(shí)形成(穿過(guò)第一及第二墊層195及200，見(jiàn)圖10，其之后被移除)，且淺溝槽隔離(STI)210下達(dá)BOX 層110。在一個(gè)示例中，STI結(jié)構(gòu)的第一區(qū)域可通過(guò)對(duì)準(zhǔn)電子束對(duì)準(zhǔn)目標(biāo)190的光學(xué)光刻工藝所形成，而STI結(jié)構(gòu)的第二區(qū)域可通過(guò)對(duì)準(zhǔn)電子束對(duì)準(zhǔn)目標(biāo)190的電子束光刻工藝所形成。這兩種光刻工藝都包括光刻定義STI圖案于抗蝕劑中、蝕刻溝槽穿透第一及第二墊層195及200(見(jiàn)圖10)及硅層115、移除抗蝕劑層、沉積絕緣物以溢填充溝槽，且之后實(shí)施 CMP0溝槽絕緣物也沉積于光學(xué)對(duì)準(zhǔn)目標(biāo)205中。在一個(gè)示例中，溝槽絕緣物為CVD氧化物。 在一個(gè)示例中，溝槽絕緣物為四乙氧基硅烷(TEOS)氧化物。在SOI基板，STI 210向下延伸至物理接觸BOX層110。在體硅基板的例子中，STI 210延伸一設(shè)定距離至體硅基板中。同樣也在圖IP中，F(xiàn)ET 215包括在溝道區(qū)域225相對(duì)側(cè)的源極/漏極220、以柵極介電質(zhì)230與溝道區(qū)域分隔的柵極電極235，以及形成的選擇性間隙壁M0。之后，形成層間介電層M5，且導(dǎo)電源極/漏極接觸250及導(dǎo)電柵極電極接觸255形成于層間介電層中。 在一個(gè)示例中，接觸250及255以金屬鑲嵌工藝所形成。
金屬鑲嵌工藝是一種工藝，其中在介電層中形成線溝槽、通路孔或接觸開(kāi)口，在介電質(zhì)的頂表面上沉積具有足夠厚度的電導(dǎo)體來(lái)填充溝槽，且實(shí)施CMP工藝來(lái)移除過(guò)多的導(dǎo)體，且使得導(dǎo)體的表面與介電層的表面為共平面，以形成金屬鑲嵌線、通路孔或接觸。一般而言，包含導(dǎo)電的線及通路孔的附加介電層形成于介電層245上方，以將單獨(dú)的半導(dǎo)體裝置布線為集成電路。在FET 215的制造中，F(xiàn)ET及接觸的某些特征可以在使用電子束對(duì)準(zhǔn)目標(biāo)190的電子束光刻步驟中形成，以及FET及接觸的某些特征可以在使用光學(xué)對(duì)準(zhǔn)目標(biāo)205的光學(xué)光刻步驟中形成。所有的電子束光刻步驟使用電子束對(duì)準(zhǔn)目標(biāo)190。最常見(jiàn)的是，光學(xué)光刻步驟使用光學(xué)對(duì)準(zhǔn)目標(biāo)205，或使用形成在光學(xué)對(duì)準(zhǔn)目標(biāo)205之后其他后續(xù)形成的光學(xué)目標(biāo)。 這些后續(xù)形成的光學(xué)對(duì)準(zhǔn)目標(biāo)可對(duì)準(zhǔn)電子束對(duì)準(zhǔn)目標(biāo)190、光學(xué)對(duì)準(zhǔn)目標(biāo)205或其他已對(duì)準(zhǔn)光學(xué)對(duì)準(zhǔn)目標(biāo)205的光學(xué)對(duì)準(zhǔn)目標(biāo)。FET 215并非相對(duì)于電子束對(duì)準(zhǔn)目標(biāo)190或光學(xué)對(duì)準(zhǔn)目標(biāo)205調(diào)整尺寸比例。FET 215應(yīng)視為可形成于基板100中或基板100上的器件的示例，包括但非限定于二極管、雙極晶體管、硅鍺晶體管、其他異質(zhì)結(jié)晶體管、電阻器、電容器及電感器。在此也可以理解的是，有許多生產(chǎn)半導(dǎo)體器件所需的光刻制造步驟，及有許多將這些器件互連為集成電路所需的光刻制造步驟，以及所有光刻步驟對(duì)準(zhǔn)或電子束對(duì)準(zhǔn)目標(biāo)190、光學(xué)對(duì)準(zhǔn)目標(biāo) 205或兩者，如參考圖3在以下描述。圖2示出根據(jù)本發(fā)明的實(shí)施例的電子束對(duì)準(zhǔn)目標(biāo)可采取的各種幾何形狀。在圖2 中，示出了示例的水平幾何形狀(即俯視圖、平面圖)電子束對(duì)準(zhǔn)目標(biāo)。電子束對(duì)準(zhǔn)目標(biāo) 190A是方形，每邊具有長(zhǎng)度W1。電子束對(duì)準(zhǔn)目標(biāo)190B是矩形，最短邊具有長(zhǎng)度Wl。電子束對(duì)準(zhǔn)目標(biāo)190C是“L”形，“L”的“足”具有長(zhǎng)度Wl。電子束對(duì)準(zhǔn)目標(biāo)190D是十字形，每一十字形的具有寬度W1。電子束對(duì)準(zhǔn)目標(biāo)190E是方環(huán)，每一外邊具有長(zhǎng)度W1?，F(xiàn)在，最大光學(xué)區(qū)域的尺寸約20毫米乘以約20毫米，而可印制的最大電子束區(qū)域的尺寸約0. 3毫米乘以0. 3毫米。在約10毫米乘以約10毫米的單集成電路芯片的示例中， 僅需要一個(gè)光學(xué)曝光區(qū)域及約1200個(gè)對(duì)應(yīng)電子束曝光區(qū)域。在許多例子中，當(dāng)光學(xué)曝光區(qū)域足以大于芯片尺寸，則可以同時(shí)在同一光學(xué)曝光區(qū)域中印制許多芯片?，F(xiàn)在，光學(xué)光刻可印制的圖案的最小節(jié)距約200納米，而電子束光刻可印制的圖案的最小節(jié)距約70納米。因此，在包含甚至少量的具有小于200納米的節(jié)距的特征的層級(jí)上，也必須使用電子束光刻。對(duì)于制造包含光學(xué)光刻可印制的圖案節(jié)距及光學(xué)光刻不可印制但電子束光刻可印制的圖案的層級(jí)有利的是，以光學(xué)光刻工藝印制光學(xué)光刻可印制的區(qū)域，以電子束光刻工藝印制光學(xué)光刻不可印制的區(qū)域，而非以電子束光刻來(lái)印制整個(gè)制造層級(jí)。圖3為根據(jù)本發(fā)明的實(shí)施例的示例的集成電路芯片的俯視圖，示出光學(xué)及電子束曝光區(qū)域及光學(xué)及電子束對(duì)準(zhǔn)目標(biāo)之間的水平空間關(guān)系。在圖3中，曝光區(qū)域300被分為多個(gè)(如圖3所示的4個(gè))集成電路芯片，每一個(gè)集成電路芯片都包含光學(xué)對(duì)準(zhǔn)目標(biāo)205。 每個(gè)集成電路芯片305分為多個(gè)(如圖3所示的4個(gè))有效電子束曝光區(qū)域310。然而，不是每個(gè)電子束曝光區(qū)域310包括電子束對(duì)準(zhǔn)目標(biāo)190，僅在選擇的電子束曝光區(qū)域。僅那些電子束光刻工藝會(huì)實(shí)施的電子束曝光區(qū)域包含電子束對(duì)準(zhǔn)目標(biāo)190。在那些沒(méi)有電子束對(duì)準(zhǔn)目標(biāo)190的區(qū)域，只會(huì)實(shí)施光學(xué)光刻工藝。然而，可以了解的是光學(xué)光刻
9工藝可在包含電子束對(duì)準(zhǔn)目標(biāo)190的電子束曝光區(qū)域中實(shí)施。圖3中的集成電路305的俯視圖也已知為集成電路305的底平面圖、底平面設(shè)計(jì)或底平面布局，且電子束對(duì)準(zhǔn)目標(biāo)190、光學(xué)對(duì)準(zhǔn)目標(biāo)205及所有集成電路結(jié)構(gòu)及集成電路 305的所有制造層級(jí)的特征(未顯示于圖幻設(shè)置于位置，所述位置相關(guān)于電子束對(duì)準(zhǔn)目標(biāo) 190的位置(且因此相關(guān)于光學(xué)對(duì)準(zhǔn)目標(biāo)175及彼此相關(guān))，且電子束對(duì)準(zhǔn)目標(biāo)190、光學(xué)對(duì)準(zhǔn)目標(biāo)205及所有集成電路結(jié)構(gòu)及集成電路305的所有制造層級(jí)的特征具有繪制在底平面圖上一組X-Y座標(biāo)上的坐標(biāo)值。在此需注意的是，每一包含電子束對(duì)準(zhǔn)目標(biāo)190的電子束曝光區(qū)域310不需要以電子束光刻印制，只有那些光學(xué)光刻不可印制的圖案間距需要以電子束光刻印制。然而，如前所述，用在制造不同層級(jí)的所有電子束對(duì)準(zhǔn)目標(biāo)190，在制造工藝的一開(kāi)始就一起制造。 可包含將使用電子束光刻的區(qū)域的集成電路上的制造層級(jí)的示例包括但非限定于STI層級(jí)(因?yàn)楣鑵^(qū)域被定義以及STI區(qū)域)、FETs的柵極電極層級(jí)、雙極晶體管的發(fā)射極層級(jí)、 接觸層級(jí)(器件及第一真實(shí)布線層級(jí)之間的互連層級(jí))，以及第一布線層級(jí)。圖4為根據(jù)本發(fā)明的實(shí)施例，使用光學(xué)及電子束光刻來(lái)制造一種集成電路的流程圖。在步驟320，在任何光刻定義制造層級(jí)，在以電子束光刻處理的集成電路芯片的所有區(qū)域中的半導(dǎo)體基板中形成電子束對(duì)準(zhǔn)目標(biāo)。在步驟325中，將第一光學(xué)對(duì)準(zhǔn)目標(biāo)對(duì)準(zhǔn)選擇性形成于對(duì)準(zhǔn)電子束對(duì)準(zhǔn)目標(biāo)的基板中。如果光學(xué)對(duì)準(zhǔn)目標(biāo)未形成于步驟320中，則在任一步驟335A、335B或335C的第一時(shí)間，光學(xué)對(duì)準(zhǔn)目標(biāo)形成，對(duì)準(zhǔn)電子束對(duì)準(zhǔn)目標(biāo)與第一光刻層級(jí)集成電路圖像。接著在步驟330中，涂布抗蝕劑層于基板。之后，方法進(jìn)行到步驟335A、335B或 335C。如果方法進(jìn)行到步驟335A或335B，則使用雙曝光抗蝕劑(即通過(guò)電子束或光可曝光的抗蝕劑)。若方法進(jìn)行到步驟335C，則可使用雙曝光抗蝕劑或光致抗蝕劑(即可光曝光的抗蝕劑)。在步驟335A中，實(shí)施使用電子束對(duì)準(zhǔn)目標(biāo)的電子束光刻曝光，之后實(shí)施使用先形成的光學(xué)對(duì)準(zhǔn)目標(biāo)或使用電子束對(duì)準(zhǔn)目標(biāo)的光學(xué)光刻曝光。此方法之后進(jìn)行到步驟340。在步驟335B中，實(shí)施使用先形成的光學(xué)對(duì)準(zhǔn)目標(biāo)或使用電子束對(duì)準(zhǔn)目標(biāo)的光學(xué)光刻曝光，之后實(shí)施使用電子束對(duì)準(zhǔn)目標(biāo)的電子束光刻曝光。此方法之后進(jìn)行到步驟340。在步驟335C中，實(shí)施使用先形成的光學(xué)對(duì)準(zhǔn)目標(biāo)或使用電子束對(duì)準(zhǔn)目標(biāo)的光學(xué)光刻曝光。此方法之后進(jìn)行到步驟340。在步驟340中，將抗蝕劑進(jìn)行曝光、顯影、蝕刻、離子注入或?qū)嵤┢渌に?，之后將抗蝕劑移除。如果這是集成電路芯片的第一光刻定義制造層級(jí)(例如定義STI的層級(jí))，且如果尚未形成第一光學(xué)對(duì)準(zhǔn)目標(biāo)，則步驟340定義第一光學(xué)對(duì)準(zhǔn)目標(biāo)于基板中。如果在步驟345中形成第一光學(xué)對(duì)準(zhǔn)目標(biāo)，則其可以電子束光刻或光學(xué)光刻來(lái)定義。在步驟345中，決定是否需要另一光刻定義制造層級(jí)。如果需要另一制造層級(jí)，則方法回到步驟330，否則完成集成電路芯片的光刻定義制造層級(jí)的方法。然而，如果選擇性且以電子束曝光單層抗蝕劑，則可在相同制造層級(jí)實(shí)施兩“抗蝕劑”工藝。在第一示例中，電子束光刻工藝的實(shí)施是使用電子束抗蝕劑及電子束對(duì)準(zhǔn)目標(biāo)、 顯影電子束抗蝕劑、及轉(zhuǎn)移電子束抗蝕劑中的圖案至基板或基板上的層中。之后，光學(xué)光刻工藝的實(shí)施是使用光致抗蝕劑及電子束對(duì)準(zhǔn)目標(biāo)或光學(xué)對(duì)準(zhǔn)目標(biāo)、顯影光致抗蝕劑、及將光致抗蝕劑中的圖案轉(zhuǎn)移至基板或基板上的層中。在第二示例中，光學(xué)光刻工藝的實(shí)施是使用光致抗蝕劑及電子束對(duì)準(zhǔn)目標(biāo)或光學(xué)對(duì)準(zhǔn)目標(biāo)、顯影光致抗蝕劑及將光致抗蝕劑中的圖案轉(zhuǎn)移至基板或基板上的層中。之后，電子束光刻工藝的實(shí)施是使用電子束抗蝕劑及電子束對(duì)準(zhǔn)目標(biāo)、顯影電子束抗蝕劑、及將電子束抗蝕劑中的圖案轉(zhuǎn)移至同一基板或基板上的層中。因此，本發(fā)明的實(shí)施例提供一種光學(xué)與電子束光刻制造層級(jí)的共對(duì)準(zhǔn)的對(duì)準(zhǔn)目標(biāo)及方法。為了理解本發(fā)明，在以上給出了本發(fā)明的實(shí)施例的說(shuō)明?？梢粤私獾氖潜景l(fā)明并非限定于這里所述的特定實(shí)施例，而可為本領(lǐng)域的技術(shù)人員所明顯在不脫離本發(fā)明的范圍可以能夠有各種修改、排列及替代。因此，在此旨在將所附權(quán)利要求覆蓋落在本發(fā)明的精神及范圍中的所有修改及改變。
權(quán)利要求
1.一種制造集成電路芯片的方法，包括在半導(dǎo)體基板中的相關(guān)于所述集成電路芯片的平面布局的所述基板上的第一位置形成第一溝槽，其中所述第一溝槽自所述基板的頂表面延伸第一距離至所述基板中； 用電子背散射材料填充所述第一溝槽； 凹陷所述基板的頂表面下方的所述背散射材料； 用介電帽蓋層填充所述第一溝槽；在相關(guān)于所述集成電路芯片的所述平面布局的所述基板上的第二位置設(shè)置第二溝槽， 及蝕刻所述第二溝槽至所述基板中，所述第二溝槽自所述基板的所述頂表面延伸第二距離至所述基板中，以及所述第一距離大于所述第二距離。
2.如權(quán)利要求1所述的方法，其中所述電子背散射層包括金屬。
3.如權(quán)利要求1所述的方法，還包括在所述電子背散射層及所述帽蓋層之間形成應(yīng)力減小層。
4.如權(quán)利要求3所述的方法，其中所述電子背散射層包括金屬，以及所述應(yīng)力減小層包括金屬硅化物。
5.如權(quán)利要求1所述的方法，還包括 在所述基板的頂上形成抗蝕劑層； 將光學(xué)光掩模對(duì)準(zhǔn)所述第一溝槽；以及將所述抗蝕劑層通過(guò)光掩模暴露于紫外光。
6.如權(quán)利要求1所述的方法，還包括 在所述基板的頂上形成抗蝕劑層； 將光學(xué)光掩模對(duì)準(zhǔn)所述第二溝槽；以及將所述抗蝕劑層通過(guò)光掩模暴露于紫外光。
7.如權(quán)利要求1所述的方法，還包括 在所述基板的頂上形成抗蝕劑層； 將光學(xué)光掩模對(duì)準(zhǔn)所述第一溝槽； 將所述抗蝕劑層通過(guò)光掩模暴露于紫外光； 將電子束的起始位置對(duì)準(zhǔn)所述第一溝槽；以及將所述抗蝕劑層暴露于所述電子束輻射。
8.如權(quán)利要求1所述的方法，還包括 在所述基板的頂上形成抗蝕劑層； 將光學(xué)光掩模對(duì)準(zhǔn)所述第二溝槽； 將所述抗蝕劑層通過(guò)光掩模暴露于紫外光； 將電子束的起始位置對(duì)準(zhǔn)所述第一溝槽；以及將所述抗蝕劑層暴露于所述電子束輻射。
9.如權(quán)利要求1所述的方法，還包括所述基板包括埋藏氧化層、硅層及主體，所述埋藏氧化層位于所述硅層及所述主體之間，所述硅層的頂表面是所述基板的所述頂表面；所述第一溝槽延伸穿過(guò)所述硅層、穿過(guò)所述埋藏氧化層且至所述主體中；以及所述第二溝槽延伸穿過(guò)所述硅層，以接觸所述埋藏氧化層。
10.如權(quán)利要求9所述的方法，其中所述電子背散射層的頂表面位于所述埋藏氧化層的底表面下方。
11.如權(quán)利要求9所述的方法，其中所述應(yīng)力減小層的頂表面位于所述埋藏氧化層的底表面下方。
12.如權(quán)利要求1所述的方法，還包括 襯層，形成于所述第一溝槽的側(cè)壁及底部上。
13.一種集成電路結(jié)構(gòu)，包括第一溝槽，在半導(dǎo)體基板中的相關(guān)于所述集成電路芯片的平面布局的所述基板上的第一位置；電子背散射層，在所述第一溝槽的所述底部中； 介電帽蓋層，在所述電子背散射層上方的所述第一溝槽中；第二溝槽，在所述基板中的相關(guān)于所述集成電路芯片的所述平面布局的所述基板上的第二位置；其中所述基板包括在硅層及主體之間的埋藏氧化層，所述硅層的頂表面為所述基板的頂表面；所述第一溝槽延伸穿過(guò)所述硅層、穿過(guò)所述埋藏氧化層及至所述主體中；以及所述第二溝槽延伸穿過(guò)所述硅層，且接觸所述埋藏氧化層。
14.如權(quán)利要求13所述的結(jié)構(gòu)，其中所述電子背散射層包括金屬。
15.如權(quán)利要求14所述的結(jié)構(gòu)，還包括應(yīng)力減小層，在所述電子背散射層及所述帽蓋層之間。
16.如權(quán)利要求14所述的結(jié)構(gòu)，其中所述電子背散射層包括金屬，以及所述應(yīng)力減小層包括金屬硅化物。
17.如權(quán)利要求14所述的結(jié)構(gòu)，其中所述第一溝槽自所述基板的頂表面延伸第一距離至所述基板中，所述第二溝槽自所述基板的所述頂表面延伸第二距離至所述基板中，以及所述第二距離大于所述第一距離。
18.如權(quán)利要求14所述的結(jié)構(gòu)，還包括 襯層，形成于所述第一溝槽的側(cè)壁及底部上。
19.如權(quán)利要求14所述的結(jié)構(gòu)，其中所述電子背散射層的頂表面位于所述埋藏氧化層的底表面下方。
20.如權(quán)利要求14所述的結(jié)構(gòu)，其中所述應(yīng)力減小層的頂表面位于所述埋藏氧化層的底表面下方。
21.如權(quán)利要求14所述的結(jié)構(gòu)，其中所述電子背散射層具有200納米至1微米之間的厚度。
22.如權(quán)利要求14所述的結(jié)構(gòu)，其中所述電子背散射層包括鎢。
23.如權(quán)利要求14所述的結(jié)構(gòu)，其中所述電子背散射層包括鎢，以及還包括在所述電子背散射層及所述帽蓋層之間的硅化鎢層。
全文摘要
一種方法，將集成電路芯片的制造層級(jí)的第一組特征對(duì)準(zhǔn)電子束對(duì)準(zhǔn)目標(biāo)并使用電子束光刻來(lái)形成第一組特征，以及將集成電路芯片的相同制造層級(jí)的第二組特征對(duì)準(zhǔn)光學(xué)對(duì)準(zhǔn)目標(biāo)并使用光學(xué)光刻來(lái)形成第二組特征，電子束對(duì)準(zhǔn)目標(biāo)包括形成于基板中的高原子量層，光學(xué)對(duì)準(zhǔn)目標(biāo)形成于基板中，光學(xué)對(duì)準(zhǔn)目標(biāo)本身對(duì)準(zhǔn)電子束對(duì)準(zhǔn)目標(biāo)。還提供一種電子束對(duì)準(zhǔn)目標(biāo)的形成方法及結(jié)構(gòu)。
文檔編號(hào)H01L21/762GK102176426SQ20111008694
公開(kāi)日2011年9月7日 申請(qǐng)日期2007年12月18日 優(yōu)先權(quán)日2007年1月2日
發(fā)明者安娜.托波爾, 戴維.M.弗里德, 沙里.J.麥克納布, 約翰.M.赫根羅瑟, 邁克爾.J.魯克斯 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司