專利名稱：一種基于n型外延層的bcd集成器件及其制造方法
技術領域：
本發(fā)明屬于半導體功率器件技術領域。
背景技術：
BCD (Bipolar CMOS DM0S)工藝技術利用Bipolar晶體管的高模擬精度、CMOS的高集成度以及DMOS(Double-diffused M0SFET)的高功率特性，實現了 Bipolar模擬電路、CMOS邏輯電路、CMOS模擬電路和DMOS高壓功率器件的單片集成。橫向高壓功率器件 LDMOS(Lateral Double-diffused M0SFET) % LIGBT(Lateral Insulated Gate Bipolar Trasistor)易于與傳統(tǒng)CMOS器件兼容，因此在智能功率集成電路領域得到了廣泛的應用。 橫向高壓功率器件設計的首要目的是在給定的漂移區(qū)長度下實現額定的擊穿電壓，其擊穿電壓由橫向表面耐壓和縱向體內耐壓的最低值決定。為了提升器件表面橫向耐壓，目前常采用的技術有場限環(huán)、場板、橫向變摻雜、降低表面場RESURF (Reduced SURface Field) 技術等。為了提高器件縱向體內耐壓，通常采用高電阻率硅片作為襯底，但高阻片(> 100 Ω .cm)通常采用區(qū)熔法制造，增加了硅片成本。本專利提出一種新型B⑶集成器件結構及其制造方法，在橫向高壓功率器件的P型襯底內引入N型的埋層，反向阻斷狀態(tài)下在N 型埋層位置引入一新的電場尖峰，在維持擊穿電壓不變的情況下可以使用更低電阻率的硅片作為襯底，避免了采用區(qū)熔FZ(Float-Zone Technique)法制造的單晶硅片帶來的芯片制造成本的增加，可降低B⑶高壓芯片的制造成本。本發(fā)明所構成的B⑶器件可以用于AC-DC 開關電源IC和高壓柵驅動IC等高壓功率集成電路中。

發(fā)明內容
本發(fā)明提供一種基于N型外延層的B⑶集成器件及其制造方法，能夠在同一芯片上集成高壓η溝道LDMOS (nLDMOS)、高壓η溝道LIGBT (nLIGBT)、低壓PMOS、低壓NMOS、低壓 PNP和低壓NPN等半導體器件。其中，所集成的高壓半導體器件與常規(guī)高壓半導體器件相比由于可采用更低電阻率硅片作為襯底，即可采用CZ(Cz0ChraIski)法制造的硅片，因此具有更低的制造成本。本發(fā)明技術方案如下本發(fā)明提供的一種基于N型外延層的B⑶集成器件，如圖1所示，包括集成于同一 P型襯底1上的高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓 PNP器件和低壓NPN器件。所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓 NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底1表面的P型外延層4表面的N 型外延層14中，并通過P+對通隔離區(qū)5 10及15 20實現結隔離。在高壓nLDMOS器件下方的P型襯底1和P型外延層4之間具有第一 N型埋層2，在高壓nLIGBT器件下方的 P型襯底1和P型外延層4之間具有第二 N型埋層3。本發(fā)明提供的另一種基于N型外延層的BCD集成器件，如圖8所示，包括集成于同一 P型襯底1上的高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件。所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底1表面的P型外延層4表面的 N型外延層14中，并通過P+對通隔離區(qū)5 10及15 20實現結隔離。在高壓nLDMOS器件下方的P型襯底1和P型外延層4之間具有第一 N型埋層2，在高壓nLIGBT器件下方的 P型襯底1和P型外延層4之間具有第二 N型埋層3，在低壓PMOS器件和低壓NMOS器件下方的P型外延層4和N型外延層14之間具有第三N型埋層11，在低壓PNP器件下方的P型外延層4和N型外延層14之間具有第四N型埋層12，在低壓NPN器件下方的P型外延層4 和N型外延層14之間具有第五N型埋層13。上述基于N型外延層的B⑶集成器件的制造方法包括以下步驟第一步在P型襯底1中，離子注入N型雜質擴散形成第一、二 N型埋層2 3，P 型襯底電阻率為10 200 Ω · cm，N型雜質注入劑量為lE12cnT2 lE16cnT2。第二步在P型襯底1上，外延形成P型外延層4，外延層濃度為IEHcm 3 lE16cm_3，外延層厚度為5 μ m 100 μ m。第三步在P型外延層4中，離子注入P型雜質以在后續(xù)制造過程中形成P型埋層 5 10，P型雜質注入劑量為lE12cnT2 lE16cm_2。第四步在P型外延層4上，外延形成N型外延層14，外延層濃度為lE15cnT3 lE16cm_3，外延層厚度為15 μ m 25 μ m。第五步在N型外延層14中，離子注入P型雜質擴散形成P型埋層15 20，P型雜質注入劑量為lE12cnT2 lE16cnT2。所述P型埋層15 20與對應的P型埋層5 10形成P+對通隔離區(qū)5 10及15 20實現結隔離。第六步在N型外延層14中，離子注入P型雜質擴散形成高壓nLDMOS器件、高壓 nLIGBT器件、低壓NMOS器件和低壓NPN器件P阱22 25。P型雜質注入劑量為lE12cnT2 IEHcnT2。第七步在N型外延層14中，離子注入N型雜質擴散形成高壓nLIGBT器件的N型緩沖層21，N型雜質注入劑量為lE12cnT2 lE15cm_2。第八步硅局部氧化LOCOS (Local Oxidation of Silicon)工藝形成場氧化層26， 0. 3ym 2ym。第九步形成高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件和低壓NMOS器件的柵氧化層27 30，柵氧化層厚度為7nm lOOnm。第十步形成高壓nLDMOS器件的多晶硅柵31和多晶硅場板35，高壓nLIGBT器件的多晶硅柵32和多晶硅場板36，低壓PMOS器件的多晶硅柵33和低壓NMOS器件的多晶硅柵34。第十一步離子注入P型雜質(或N型雜質)形成高壓nLDMOS器件的P+阱接觸區(qū)37，高壓nLIGBT器件的P+阱接觸區(qū)38，高壓nLIGBT器件的P+陽極區(qū)39，低壓PMOS的源極區(qū)40和漏極區(qū)41，低壓PNP的集電極區(qū)42和發(fā)射極區(qū)43，低壓NPN的基極區(qū)44。P 型雜質注入劑量為lE15cnT2 2E16cnT2(形成高壓nLDMOS器件的源極區(qū)45，高壓nLDMOS 器件的漏極區(qū)46，高壓nLIGBT器件的陰極區(qū)47，低壓NMOS的源極區(qū)48和漏極區(qū)49，低壓 PNP的基極區(qū)50，低壓NPN的集電極區(qū)51和發(fā)射極區(qū)52。N型雜質注入劑量為lE15cnT2 2E16cnT2)。
第十二步離子注入N型雜質(或P型雜質)形成高壓nLDMOS器件的源極區(qū)45， 高壓nLDMOS器件的漏極區(qū)46，高壓nLIGBT器件的陰極區(qū)47，低壓NMOS的源極區(qū)48和漏極區(qū)49，低壓PNP的基極區(qū)50，低壓NPN的集電極區(qū)51和發(fā)射極區(qū)52。N型雜質注入劑量為lE15cnT2 2E16cnT2 (形成高壓nLDMOS器件的P+阱接觸區(qū)37，高壓nLIGBT器件的P+ 阱接觸區(qū)38，高壓nLIGBT器件的P+陽極區(qū)39，低壓PMOS的源極區(qū)40和漏極區(qū)41，低壓 PNP的集電極區(qū)42和發(fā)射極區(qū)43，低壓NPN的基極區(qū)44。P型雜質注入劑量為lE15cnT2 2E16cnT2)。第十三步淀積介質層形成金屬前介質53，厚度0. 5 μ m 3 μ m。第十四步金屬化形成高壓nLDMOS器件的源極金屬M和漏極金屬55 ；高壓 nLIGBT器件的陰極金屬56和陽極金屬57 ；低壓PMOS器件的源極金屬58和漏極金屬59 ； 低壓NMOS器件的源極金屬60和漏極金屬61 ；低壓PNP器件的集電極金屬62、發(fā)射極金屬 63和基極金屬64 ；低壓NPN器件的集電極金屬65、發(fā)射極金屬66和基極金屬67。本發(fā)明的有益效果是第一，本發(fā)明所集成的高壓半導體器件與常規(guī)高壓半導體器件相比，實現相同擊穿電壓下可以使用更低電阻率的硅片作為襯底，避免了采用區(qū)熔FZ 法制造的單晶硅片帶來的芯片制造成本的增加。在不影響器件擊穿電壓的前提下降低了襯底材料的電阻率，從而降低了芯片制造成本。一方面，在反向阻斷狀態(tài)下，N型埋層2(或3) 引入的電子與更多P型襯底1和P型外延層4提供的空穴復合形成承受耐壓的耗盡層，即在維持器件擊穿電壓的前提下可增大P型襯底1和P型外延層4的摻雜濃度(即降低P型襯底1和P型外延層4的電阻率)，降低芯片的制造成本；另一方面，N型埋層2 (或；3)在器件體內引入一電場尖峰，調節(jié)縱向電場分布，從而維持器件的擊穿電壓不變。其二，本發(fā)明在P型襯底上實現高壓nLDMOS、高壓nLIGBT的制造并且同時單片集成低壓PM0S、低壓匪OS 和低壓PNP、低壓NPN等半導體器件。


圖1是本發(fā)明提供的B⑶器件的結構示意圖，其中1是P型襯底，2 3是N型埋層，4是P型外延層，5 10是P型埋層，14是N型外延層，15 20是P型埋層，21是N型緩沖層，22 25是P阱，沈是場氧化層，27 30是柵氧化層，31 34是多晶硅柵，35 36是多晶硅場板，37 44是P+各區(qū)，45 52是N+各區(qū)，53是金屬前介質，54 67是各金屬電極。圖2是本發(fā)明提供的另一種實施方案的BCD器件的結構示意圖，其中1是P型襯底，2 3是N型埋層，4是P型外延層，5 10是P型埋層，11 13是N型埋層，14是N型外延層，15 20是P型埋層，21是N型緩沖層，22 25是P阱，沈是場氧化層，27 30是柵氧化層，31 34是多晶硅柵，35 36是多晶硅場板，37 44是P+各區(qū)，45 52是N+ 各區(qū)，53是金屬前介質，54 67是各金屬電極。圖3為所述高壓nLDMOS器件的縱向剖面圖，圖4為所述高壓nLIGBT器件的縱向剖面圖，圖5為所述低壓PMOS器件的縱向剖面圖，圖6為所述低壓NMOS器件的縱向剖面圖， 圖7為所述低壓PNP器件的縱向剖面圖，圖8為所述低壓NPN器件的縱向剖面圖。圖9為傳統(tǒng)高壓nLDMOS器件與本發(fā)明所述的高壓nLDMOS器件縱向剖面圖。圖10 為傳統(tǒng)高壓nLDMOS器件與本發(fā)明所述的高壓nLDMOS器件擊穿時體內等勢線分布對比。圖11為傳統(tǒng)高壓nLDMOS器件與本發(fā)明所述的高壓nLDMOS器件擊穿電壓對比。圖12為傳統(tǒng)高壓nLDMOS器件與本發(fā)明所述的高壓nLDMOS器件擊穿時漏極下方縱向電場分布對比。
具體實施例方式本發(fā)明提供的一種基于N型外延層的B⑶集成器件，如圖1所示，包括集成于同一 P型襯底1上的高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓 PNP器件和低壓NPN器件。所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓 NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底1表面的P型外延層4表面的N 型外延層14中，并通過P+對通隔離區(qū)5 10及15 20實現結隔離。在高壓nLDMOS器件下方的P型襯底1和P型外延層4之間具有第一 N型埋層2，在高壓nLIGBT器件下方的 P型襯底1和P型外延層4之間具有第二 N型埋層3。本發(fā)明提供的另一種基于N型外延層的BCD集成器件，如圖8所示，包括集成于同一 P型襯底1上的高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件。所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底1表面的P型外延層4表面的 N型外延層14中，并通過P+對通隔離區(qū)5 10及15 20實現結隔離。在高壓nLDMOS器件下方的P型襯底1和P型外延層4之間具有第一 N型埋層2，在高壓nLIGBT器件下方的 P型襯底1和P型外延層4之間具有第二 N型埋層3，在低壓PMOS器件和低壓NMOS器件下方的P型外延層4和N型外延層14之間具有第三N型埋層11，在低壓PNP器件下方的P型外延層4和N型外延層14之間具有第四N型埋層12，在低壓NPN器件下方的P型外延層4 和N型外延層14之間具有第五N型埋層13。所述高壓nLDMOS器件(如圖2所示)包括N型外延層14中的P阱22和與漏極金屬55相連的N+漏極區(qū)46，P阱22中包括并排、且與源極金屬M相連的P+阱接觸區(qū)37和 N+源極區(qū)45 ；N型外延層14靠近N+漏極區(qū)46的一側的表面具有場氧化層沈、靠近P阱22 的一側的表面以及P阱22的表面具有柵氧化層27，柵氧化層27的表面具有多晶硅柵31， 場氧化層沈與漏極金屬55之間具有多晶硅場板35 ；多晶硅柵M、源極金屬M和漏極金屬 55之間具有金屬前介質53。所述高壓nLDMOS器件下方的P型襯底1和P型外延層4之間還具有第一 N型埋層2。第一 N型埋層2的引入可以使器件在維持擊穿電壓不變的情況下降低P型襯底1和P型外延層4的電阻率，從而降低芯片的制造成本。所述高壓nLIGBT器件(如圖3所示)包括N型外延層14中的P阱23和N型緩沖層21，P阱23中具有并排、且與陰極金屬56相連的P+阱接觸區(qū)38和N+陰極區(qū)47，N型緩沖層21中具有與陽極金屬57相連的P+陽極區(qū)39 ；N型外延層14靠近P+陽極區(qū)39的一側的表面具有場氧化層26、靠近P阱23的一側的表面以及P阱23的表面具有柵氧化層觀，柵氧化層觀的表面具有多晶硅柵32，場氧化層沈與陽極金屬57之間具有多晶硅場板 36 ；多晶硅柵32、陰極金屬56和陽極金屬57之間具有金屬前介質53。所述高壓nLIGBT器件下方的P型襯底1和P型外延層4之間還具有第二 N型埋層3。第二 N型埋層3的引入可以使器件在維持擊穿電壓不變的情況下降低P型襯底1和P型外延層4的電阻率，從而降低芯片的制造成本。所述低壓PMOS器件(如圖4所示)包括N型外延層14中分別與源極金屬58相連的P+源極區(qū)40和與漏極金屬59相連的P+漏極區(qū)41，P+源極區(qū)40和P+漏極區(qū)41之間的N型外延層14表面具有柵氧化層四，柵氧化層四的表面具有多晶硅柵33。器件在工作狀態(tài)下，P+源極區(qū)40和P+漏極區(qū)41、N型外延層14、P型外延層4以及P型襯底1之間構成縱向寄生PNP，由于寄生PNP管基區(qū)為厚的N型外延層14，電流放大系數很小以至縱向的寄生效應可忽略。所述低壓NMOS器件(如圖5所示)包括N型外延層14中P阱M，P阱M中具有分別與源極金屬60相連的N+源極區(qū)48、與漏極金屬61相連的N+漏極區(qū)49，N+源極區(qū)48 和N+漏極區(qū)49之間的P阱M表面具有柵氧化層30，柵氧化層30的表面具有多晶硅柵34。 器件在工作狀態(tài)下P阱24、N型外延層14、P型外延層4和P型襯底1之間構成縱向寄生 PNP管，由于寄生PNP管基區(qū)為厚的N型外延層14，電流放大系數很小以至縱向的寄生效應可忽略。所述低壓PNP器件(如圖6所示)包括N型外延層14中分別與集電極金屬62相連的P+集電極區(qū)42、與發(fā)射極金屬63相連的P+發(fā)射極區(qū)43和與基極金屬64相連的N+基區(qū)接觸區(qū)50。器件在工作狀態(tài)下P+集電極區(qū)42和P+發(fā)射極區(qū)43、N型外延層14、P型外延層4和P型襯底1之間構成縱向寄生PNP管，由于寄生PNP管基區(qū)為厚的N型外延層14， 電流放大系數很小以至縱向的寄生效應可忽略。所述低壓NPN器件(如圖7所示)包括N型外延層14中的P阱25和與集電極金屬65相連的N+集電極接觸區(qū)51，P阱25中包括分別與發(fā)射極金屬66相連的N+發(fā)射極區(qū) 52、與基極金屬67相連的P+基區(qū)接觸區(qū)44。器件在工作狀態(tài)下P阱25、N型外延層14、P 型外延層4和P型襯底1之間構成縱向寄生PNP管，由于寄生PNP管基區(qū)為厚的N型外延層14，電流放大系數很小以至縱向的寄生效應可忽略。上述基于N型外延層的B⑶集成器件的制造方法包括以下步驟第一步在P型襯底1中，離子注入N型雜質擴散形成第一、二 N型埋層2 3，P 型襯底電阻率為10 200 Ω · cm, N型雜質注入劑量為lE12cnT2 lE16cnT2。第二步在P型襯底1上，外延形成P型外延層4，外延層濃度為IEHcm 3 lE16cm_3，外延層厚度為5 μ m 100 μ m。第三步在P型外延層4中，離子注入P型雜質以在后續(xù)制造過程中形成P型埋層 5 10，P型雜質注入劑量為lE12cnT2 lE16cm_2。第四步在P型外延層4上，外延形成N型外延層14，外延層濃度為lE15cm_3 lE16cm_3，外延層厚度為15 μ m 25 μ m。第五步在N型外延層14中，離子注入P型雜質擴散形成P型埋層15 20，P型雜質注入劑量為lE12cnT2 lE16cnT2。所述P型埋層15 20與對應的P型埋層5 10形成P+對通隔離區(qū)5 10及15 20實現結隔離。第六步在N型外延層14中，離子注入P型雜質擴散形成高壓nLDMOS器件、高壓 nLIGBT器件、低壓NMOS器件和低壓NPN器件P阱22 25。P型雜質注入劑量為lE12cnT2 IEHcnT2。第七步在N型外延層14中，離子注入N型雜質擴散形成高壓nLIGBT器件的N型緩沖層21，N型雜質注入劑量為lE12cnT2 lE15cm_2。第八步硅局部氧化LOCOS (Local Oxidation of Silicon)工藝形成場氧化層26，0. 3ym 2ym。第九步形成高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件和低壓NMOS器件的柵氧化層27 30，柵氧化層厚度為7nm lOOnm。第十步形成高壓nLDMOS器件的多晶硅柵31和多晶硅場板35，高壓nLIGBT器件的多晶硅柵32和多晶硅場板36，低壓PMOS器件的多晶硅柵33和低壓NMOS器件的多晶硅柵34。第十一步離子注入P型雜質(或N型雜質)形成高壓nLDMOS器件的P+阱接觸區(qū)37，高壓nLIGBT器件的P+阱接觸區(qū)38，高壓nLIGBT器件的P+陽極區(qū)39，低壓PMOS的源極區(qū)40和漏極區(qū)41，低壓PNP的集電極區(qū)42和發(fā)射極區(qū)43，低壓NPN的基極區(qū)44。P 型雜質注入劑量為lE15cnT2 2E16cnT2(形成高壓nLDMOS器件的源極區(qū)45，高壓nLDMOS 器件的漏極區(qū)46，高壓nLIGBT器件的陰極區(qū)47，低壓NMOS的源極區(qū)48和漏極區(qū)49，低壓 PNP的基極區(qū)50，低壓NPN的集電極區(qū)51和發(fā)射極區(qū)52。N型雜質注入劑量為lE15cnT2 2E16cnT2)。第十二步離子注入N型雜質(或P型雜質)形成高壓nLDMOS器件的源極區(qū)45， 高壓nLDMOS器件的漏極區(qū)46，高壓nLIGBT器件的陰極區(qū)47，低壓NMOS的源極區(qū)48和漏極區(qū)49，低壓PNP的基極區(qū)50，低壓NPN的集電極區(qū)51和發(fā)射極區(qū)52。N型雜質注入劑量為lE15cnT2 2E16cnT2 (形成高壓nLDMOS器件的P+阱接觸區(qū)37，高壓nLIGBT器件的P+ 阱接觸區(qū)38，高壓nLIGBT器件的P+陽極區(qū)39，低壓PMOS的源極區(qū)40和漏極區(qū)41，低壓 PNP的集電極區(qū)42和發(fā)射極區(qū)43，低壓NPN的基極區(qū)44。P型雜質注入劑量為lE15cnT2 2E16cnT2)。第十三步淀積介質層形成金屬前介質53，厚度0. 5 μ m 3 μ m。第十四步金屬化形成高壓nLDMOS器件的源極金屬M和漏極金屬55 ；高壓 nLIGBT器件的陰極金屬56和陽極金屬57 ；低壓PMOS器件的源極金屬58和漏極金屬59 ； 低壓NMOS器件的源極金屬60和漏極金屬61 ；低壓PNP器件的集電極金屬62、發(fā)射極金屬 63和基極金屬64 ；低壓NPN器件的集電極金屬65、發(fā)射極金屬66和基極金屬67。本發(fā)明提供另一種實施方案，如圖8所示，新增了 N型埋層11 13。如果第四步中N型外延層14厚度較小(5 15 μ m)，縱向寄生PNP管的基區(qū)寬度較窄，寄生效應不可忽略?？稍诘谌脚c第四步之間增加步驟“在P型外延層4中，離子注入N型雜質以在后續(xù)制造過程中形成第三、四、五N型埋層11 13，N型雜質注入劑量為lE12cnT2 lE16cnT2”。 所增加第三、四、五N型埋層11 13增大了縱向寄生PNP管基區(qū)的摻雜濃度可有效減小電流放大系數，因而消除寄生效應。本發(fā)明制造過程中器件參數如下P型襯底1電阻率為10 200 Ω -cm ;Ν型埋層 2 3與11 13雜質注入劑量為lE12cnT2 lE16cnT2 ；P型外延層4濃度為IEHcm 3 lE16cnT3，厚度為5 μ m 100 μ m ;P型埋層5 10與15 20注入劑量為lE12cnT2 lE16cnT2 ；N型外延層14濃度為lE15cnT3 lE16cm_3，厚度為5 μ m 25 μ m ;N型緩沖層21 雜質注入劑量為lE12cnT2 lE15cnT2 ；P阱22 25雜質注入劑量為lE12cnT2 lE14cm 2 ；場氧化層沈厚度0. 3μπι 2μπι ；柵氧化層27 30厚度為7nm IOOnm ；P+各區(qū)37 44雜質注入劑量為lE15cnT2 2E16cnT2 ；N+各區(qū)45 52雜質注入劑量為lE15cnT2 2E16cnT2 ； 金屬前介質53厚度0. 5 μ m 3 μ m。
本發(fā)明中所集成的高壓器件與與常規(guī)高壓器件相比，有更低的制造成本。將高壓 nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN 器件單片集成，減小芯片面積，增大了芯片的應用領域。本發(fā)明所構成的BCD器件可以用于 AC-DC開關電源IC和高壓柵驅動IC等高壓功率集成電路中。通過二維仿真軟件MEDICI驗證，傳統(tǒng)高壓nLDMOS器件，如圖9 (a)所示，主要參數如下漂移區(qū)長度70μm;外延層厚度7μm，濃度1.4E15CπΓ3;襯底電阻率100Ω .cm。所述高壓nLDMOS器件，如圖9 (b)所示，主要參數如下漂移區(qū)長度70 μ m ；外延層厚度7 μ m，濃度1. 4E15cm_3 ；襯底濃度電阻率50 Ω ^cm ；N型埋層2長度20 μ m,結深2 μ m，位于器件體內 20 μ m 處，注入劑量 1. 5E12cnT2。通過仿真，傳統(tǒng)高壓nLDMOS器件與所述高壓nLDMOS器件擊穿時等勢線分布如圖 10所示。襯底電阻率的降低雖然引起向襯底方向耗盡區(qū)寬度變窄，N型埋層的引入會使P 型外延層與N型埋層界面的P/N結處電勢分布較密，即引入新的電場尖峰，補償了襯底電阻率降低引起的擊穿電壓的減小。傳統(tǒng)高壓nLDMOS器件與所述高壓nLDMOS器件擊穿電壓仿真結果對比如圖11所示。傳統(tǒng)nLDMOS可以在100 Ω · cm的襯底電阻率下實現700V的耐壓，本專利引入N型埋層，在50Ω · cm的襯底電阻率下即可實現相同的耐壓，降低了硅片的制造成本。傳統(tǒng)高壓nLDMOS器件與所述高壓nLDMOS器件擊穿時漏極下方縱向電場分布如圖 12所示，N型埋層的引入使得所述高壓nLDMOS器件在P型外延層與N型埋層界面的P/N結處產生一個新的電場峰值。擊穿電壓等于電場與坐標軸所圍圖形的面積。盡管襯底電阻率的降低造成電場斜率的增大，從而導致部分區(qū)域電場與縱坐標所圍的面積減小，但新的電場峰值的引入，使得增加的面積抵消掉減小的面積，從而維持縱向擊穿電壓幾乎不變。
權利要求
1.一種基于N型外延層的BCD集成器件，包括集成于同一 P型襯底(1)上的高壓 nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN 器件；其特征在于所述高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件制作于P型襯底(1)表面的P型外延層(4)表面的N型外延層(14)中， 并通過P+對通隔離區(qū)(5 10及15 20)實現結隔離；在高壓nLDMOS器件下方的P型襯底(1)和P型外延層(4)之間具有第一 N型埋層O)，在高壓nLIGBT器件下方的P型襯底 ⑴和P型外延層⑷之間具有第二 N型埋層(3)。
2.根據權利要求1所述的基于N型外延層的BCD集成器件，其特征在于，在低壓PMOS器件和低壓NMOS器件下方的P型外延層(4)和N型外延層(14)之間具有第三N型埋層(11)， 在低壓PNP器件下方的P型外延層(4)和N型外延層(14)之間具有第四N型埋層(12)，在低壓NPN器件下方的P型外延層(4)和N型外延層(14)之間具有第五N型埋層(13)。
3.根據權利要求1或2所述的基于N型外延層的BCD集成器件，其特征在于所述高壓nLDMOS器件包括N型外延層(14)中的P, Q2)和與漏極金屬(55)相連的 N+漏極區(qū)G6)，P, 02)中包括并排、且與源極金屬(54)相連的P+阱接觸區(qū)(37)和N+源極區(qū)0 ；N型外延層(14)靠近N+漏極區(qū)06)的一側的表面具有場氧化層( )、靠近P 阱0 的一側的表面以及P阱0 的表面具有柵氧化層(27)，柵氧化層(XT)的表面具有多晶硅柵(31)，場氧化層06)與漏極金屬(55)之間具有多晶硅場板(35)；多晶硅柵04)、 源極金屬(54)和漏極金屬(5 之間具有金屬前介質(53)；所述高壓nLIGBT器件包括N型外延層(14)中的P阱03)和N型緩沖層Ql)，P阱 (23)中具有并排、且與陰極金屬(56)相連的P+阱接觸區(qū)(38)和N+陰極區(qū)07)，N型緩沖層(21)中具有與陽極金屬(57)相連的P+陽極區(qū)(39) ；N型外延層(14)靠近P+陽極區(qū)(39)的一側的表面具有場氧化層( )、靠近P,03)的一側的表面以及P阱03)的表面具有柵氧化層( )，柵氧化層08)的表面具有多晶硅柵(32)，場氧化層06)與陽極金屬 (57)之間具有多晶硅場板(36)；多晶硅柵(32)、陰極金屬(56)和陽極金屬(57)之間具有金屬前介質(53)；所述低壓PMOS器件包括N型外延層(14)中分別與源極金屬(58)相連的P+源極區(qū)(40)和與漏極金屬(59)相連的P+漏極區(qū)(41)，P+源極區(qū)(40)和P+漏極區(qū)(41)之間的N 型外延層(14)表面具有柵氧化層( )，柵氧化層09)的表面具有多晶硅柵(33)；所述低壓NMOS器件包括N型外延層(14)中P阱04)，P, 04)中具有分別與源極金屬(60)相連的N+源極區(qū)(48)、與漏極金屬(61)相連的N+漏極區(qū)09)，N+源極區(qū)08)和 N+漏極區(qū)09)之間的P阱04)表面具有柵氧化層(30)，柵氧化層(30)的表面具有多晶硅柵(34)；所述低壓PNP器件包括N型外延層(14)中分別與集電極金屬(62)相連的P+集電極區(qū)(42)、與發(fā)射極金屬(63)相連的P+發(fā)射極區(qū)03)和與基極金屬(64)相連的N+基區(qū)接觸區(qū)(50)；所述低壓NPN器件包括N型外延層(14)中的P阱05)和與集電極金屬(65)相連的 N+集電極接觸區(qū)(51)，P阱05)中包括分別與發(fā)射極金屬(66)相連的N+發(fā)射極區(qū)(52)、 與基極金屬(67)相連的P+基區(qū)接觸區(qū)04)。
4.一種基于N型外延層的B⑶集成器件的制造方法，包括以下步驟第一步在P型襯底(1)中，離子注入N型雜質擴散形成第一、二 N型埋層0 3)，P 型襯底電阻率為10 200 Ω · cm，N型雜質注入劑量為lE12cnT2 lE16cnT2 ；第二步在P型襯底(1)上，外延形成P型外延層G)，外延層濃度為IEHcm 3 lE16cm_3，外延層厚度為5 μ m 100 μ m ；第三步在P型外延層中，離子注入P型雜質以在后續(xù)制造過程中形成P型埋層 (5 10)，P型雜質注入劑量為lE12cnT2 lE16cnT2 ；第四步在P型外延層(4)上，外延形成N型外延層(14)，外延層濃度為lE15cm_3 lE16cm_3，外延層厚度為15 μ m 25 μ m ；第五步在N型外延層(14)中，離子注入P型雜質擴散形成P型埋層(15 20)，P型雜質注入劑量為lE12cnT2 lE16cnT2 ；所述P型埋層(15 20)與對應的P型埋層(5 10)形成P+對通隔離區(qū)實現結隔離；第六步在N型外延層(14)中，離子注入P型雜質擴散形成高壓nLDMOS器件、高壓nLIGBT器件、低壓NMOS器件和低壓NPN器件的P阱(22 2 ；P型雜質注入劑量為 lE12cnT2 lE14cnT2 ；第七步在N型外延層(14)中，離子注入N型雜質擴散形成高壓nLIGBT器件的N型緩沖層(21)，N型雜質注入劑量為IE 12cm"2 IE 15cm"2 ；第八步硅局部氧化LOCOS工藝形成場氧化層06)，厚度0. 3 μ m 2 μ m ； 第九步形成高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件和低壓NMOS器件的柵氧化層(27 30)，柵氧化層厚度為7nm IOOnm ；第十步形成高壓nLDMOS器件的多晶硅柵(31)和多晶硅場板(35)，高壓nLIGBT器件的多晶硅柵(32)和多晶硅場板(36)，低壓PMOS器件的多晶硅柵(33)和低壓NMOS器件的多晶硅柵(34)；第十一步離子注入P型雜質或N型雜質形成高壓nLDMOS器件的P+阱接觸區(qū)(37)， 高壓nLIGBT器件的P+阱接觸區(qū)(38)，高壓nLIGBT器件的P+陽極區(qū)(39)，低壓PMOS的源極區(qū)GO)和漏極區(qū)(41)，低壓PNP的集電極區(qū)02)和發(fā)射極區(qū)(43)，低壓NPN的基極區(qū) (44) ；P型雜質注入劑量為lE15cnT2 2E16cnT2 ；N型雜質注入劑量為lE15cnT2 2E16cnT2 ； 第十二步離子注入N型雜質或P型雜質形成高壓nLDMOS器件的源極區(qū)0 ，高壓 nLDMOS器件的漏極區(qū)06)，高壓nLIGBT器件的陰極區(qū)07)，低壓NMOS的源極區(qū)08)和漏極區(qū)(49)，低壓PNP的基極區(qū)(50)，低壓NPN的集電極區(qū)(51)和發(fā)射極區(qū)(52) ；N型雜質注入劑量為lE15cnT2 2E16cnT2 ；P型雜質注入劑量為lE15cnT2 2E16cnT2 ； 第十三步淀積介質層形成金屬前介質53，厚度0. 5 μ m 3 μ m ； 第十四步金屬化形成高壓nLDMOS器件的源極金屬(54)和漏極金屬(5 ；高壓 nLIGBT器件的陰極金屬(56)和陽極金屬(57)；低壓PMOS器件的源極金屬(58)和漏極金屬 (59)；低壓NMOS器件的源極金屬(60)和漏極金屬(61)；低壓PNP器件的集電極金屬(62)、 發(fā)射極金屬(6 和基極金屬(64)；低壓NPN器件的集電極金屬(65)、發(fā)射極金屬(66)和基極金屬(67)。
5.根據權利要求4所述的基于N型外延層的BCD集成器件的制造方法，其特征在于，在第三步與第四步之間增加步驟“在P型外延層4中，離子注入N型雜質以在后續(xù)制造過程中形成第三、四、五N型埋層(11 13)，N型雜質注入劑量為lE12cm_2 lE16cm_2”。
全文摘要
一種基于N型外延層的BCD集成器件及其制造方法，屬于半導體功率器件技術領域。本發(fā)明在同一襯底上集成了高壓nLDMOS器件、高壓nLIGBT器件、低壓PMOS器件、低壓NMOS器件、低壓PNP器件和低壓NPN器件，各器件制作于P型襯底表面的P型外延層表面的N型外延層中，并通過P+對通隔離區(qū)實現結隔離；在高壓器件下方的P型襯底和P型外延層之間具有N型埋層，在低壓器件下方的P型外延層和N型外延層之間可有(或沒有)N型埋層。本發(fā)明通過引入N型埋層實現相同擊穿電壓下可以使用更低電阻率的硅片作為襯底，避免了采用區(qū)熔FZ法制造的單晶硅片帶來的芯片制造成本的增加，從而降低了芯片的制造成本。
文檔編號H01L21/8249GK102201406SQ20111010598
公開日2011年9月28日 申請日期2011年4月26日 優(yōu)先權日2011年4月26日
發(fā)明者喬明, 向凡, 周鋅, 溫恒娟, 章文通, 趙遠遠, 銀杉 申請人:電子科技大學