專利名稱：高壓功率集成電路隔離結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種高壓功率集成電路隔離結(jié)構(gòu)。
背景技術(shù)：
功率集成電路內(nèi)部包含低壓控制電路和功率器件兩大部分，要成功地將CMOS、 Bipolar,DMOS和LIGBT等高低壓器件集成在同一塊芯片中，一方面必須在制備工藝上相互兼容，另一方面必須解決好器件與器件之間、器件與電路之間等的隔離問題。隔離結(jié)構(gòu)的性能優(yōu)劣，直接關(guān)系到低壓控制電路和功率器件能否最大限度的發(fā)揮各自的優(yōu)勢，同時也極大影響PIC產(chǎn)品的實現(xiàn)難度、成品率和生產(chǎn)成本。目前，比較常見的隔離技術(shù)主要有三種自隔離、PN結(jié)隔離和介質(zhì)隔離。自隔離技術(shù)是利用晶體管和襯底之間形成的“天然"PN結(jié)反偏來實現(xiàn)隔離的，如圖1所示的高壓功率集成電路，它包括由P襯底101、N-阱102、P-阱103、P區(qū)104、重?fù)诫sN+區(qū)105、重?fù)诫sP+ 區(qū)106、多晶硅柵電極107構(gòu)成的LDMOS、NPN, PMOS和匪OS。LDMOS的N-阱與襯底形成PN 結(jié)，同樣NPN、PM0S的N-阱和襯底之間也形成PN結(jié)。當(dāng)這些PN都處于反偏時，器件和器件之間就被隔離開來。然而，自隔離技術(shù)隔離性能和抗閂鎖能力一般。PN結(jié)隔離技術(shù)是利用N-外延層和P襯底形成PN結(jié)提供襯底隔離，再用深擴(kuò)散將每個器件分隔開來，如圖2所示高壓功率集成電路，它包括由P襯底201、N+埋層202、P+ 隔離區(qū)203、N-外延層204、P-阱205、N-阱206、P區(qū)207、重?fù)诫sP+區(qū)208、重?fù)诫sN+區(qū) 209、多晶硅柵電極210構(gòu)成的LDMOS、NPN、PMOS和匪OS。由于P+隔離、襯底和外延層之間形成PN結(jié)，當(dāng)襯底接最低電平時，PN結(jié)反偏，起到隔離作用。在隔離島內(nèi)，就可以制造各種低壓或者高壓的器件。PN結(jié)隔離技術(shù)隔離性能和抗閂鎖能力較好。而介質(zhì)隔離就是采用某些半導(dǎo)體工藝技術(shù)使器件間被介質(zhì)隔離，如圖3所示的高壓功率集成電路，它包括由P襯底301、埋氧層302、深槽隔離介質(zhì)303、N-外延層304、 P-阱305、N-阱306、P區(qū)307、重?fù)诫sP+區(qū)308、重?fù)诫sN+區(qū)309、多晶硅柵電極310構(gòu)成的LDMOS、NPN, PMOS和NM0S。介質(zhì)隔離可以有效克服PN結(jié)存在的反向漏電流、串?dāng)_、閂鎖效應(yīng)等問題，因此其隔離性能和可靠性最好。然而，由于介質(zhì)隔離技術(shù)工藝難度大，實現(xiàn)成本高，目前國內(nèi)只有PN結(jié)隔離和自隔離工藝發(fā)展較為成熟，介質(zhì)隔離的工藝還處在研發(fā)階段當(dāng)中。限于目前國內(nèi)的工藝發(fā)展水平，大多數(shù)功率集成電路都采用自隔離和PN結(jié)隔離技術(shù)制造。而高壓功率器件也大都采用LDMOS或VDMOS實現(xiàn)，很少采用LIGBT實現(xiàn)。因為 LIGBT自身特殊的pnpn結(jié)構(gòu)，若采用自隔離和PN結(jié)隔離技術(shù)實現(xiàn)，會降低芯片本身抗閂鎖失效的能力。圖4是采用自隔離技術(shù)實現(xiàn)的LIGBT結(jié)構(gòu)，其中包括P襯底401、N-阱402、 P區(qū)403、重?fù)诫sN+區(qū)404、重?fù)诫sP+區(qū)405、場氧層406、多晶硅柵電極407。Collector、 Gate、Emitter分別表示集電極、柵電極和發(fā)射極，Gnd表示接零電位。圖5是上述LIGBT 器件內(nèi)部寄生晶體管的等效電路圖。通常，集電極接高電位，發(fā)射極接低電位。其中晶體管 Tl，T2組成了寄生SCR(可控硅)結(jié)構(gòu)。
由于P襯底接地，且LIGBT的集電極接高電位，晶體管T3處于開啟放大狀態(tài)。因此，會有大量的空穴電流通過晶體管T3的集電極泄放，即流入襯底中。一部分電流會通過 LIGBT的源極泄放，并會在P型Body區(qū)產(chǎn)生一定的壓降，導(dǎo)致晶體管Tl開啟。當(dāng)晶體管Tl， T2的電流增益之積大于1時，寄生SCR結(jié)構(gòu)被觸發(fā)，LIGBT處于閂鎖狀態(tài)，無法正常關(guān)斷。同時，另一部分襯底電流流入低壓CMOS電路中。電流在襯底的寄生電阻上產(chǎn)生一定的壓降， 就可以使寄生晶體管開啟，如果存在正反饋的寄生通路，就會導(dǎo)致低壓CMOS電路的閂鎖， 即無法正常工作。因此，芯片本身抗閂鎖失效的能力大大降低。一旦閂鎖效應(yīng)發(fā)生，從電源到地就會有大電流流過，從而使芯片發(fā)熱甚至?xí)龤酒ｋm然LIGBT相比于DMOS具有驅(qū)動能力更好的優(yōu)勢，但是由于存在上述閂鎖問題， 目前國內(nèi)的大多數(shù)功率集成電路都采用DMOS結(jié)構(gòu)作為功率器件，這阻礙了功率集成電路的進(jìn)一步發(fā)展。

發(fā)明內(nèi)容
本發(fā)明提供了一種高壓功率集成電路隔離結(jié)構(gòu)，適用于功率集成電路中高壓器件之間，高壓電路與低壓電路之間以及低壓電路之間的隔離，該結(jié)構(gòu)工藝易于實現(xiàn)，制造成本低，隔離效果好，并能有效防止寄生SCR結(jié)構(gòu)的觸發(fā)。一種高壓功率集成電路隔離結(jié)構(gòu)，包括P型襯底，所述P型襯底上方設(shè)有埋氧層， 埋氧層上方設(shè)有由2m+l個P型硅島和2m個N型硅島相互間隔排列構(gòu)成的頂層硅膜，其中一個P型硅島頂部設(shè)有重?fù)诫sP+區(qū)，重?fù)诫sP+區(qū)兩側(cè)的頂層硅膜表面覆有場氧層，其中m 為整數(shù)。調(diào)整m的大小可以改變隔離結(jié)構(gòu)的耐壓大小，需根據(jù)的應(yīng)用場合進(jìn)行確定。重?fù)诫sP+區(qū)可以在上述結(jié)構(gòu)的任一 P型硅島上，最好是設(shè)置在中間位置的P型硅
島ο本發(fā)明還提供了包含上述隔離結(jié)構(gòu)的高壓功率集成電路。本發(fā)明與自隔離、PN結(jié)隔離技術(shù)相比，具有如下優(yōu)點1、本發(fā)明的隔離結(jié)構(gòu)，消除了襯底對器件的影響，即消除了頂層硅膜(硅島)與襯底的寄生效應(yīng)，大大提高了電路的可靠性。2、本發(fā)明的隔離結(jié)構(gòu)，可以阻止載流子從高壓器件結(jié)構(gòu)中注入到襯底中，有效地提高了低壓控制電路發(fā)生閂鎖效應(yīng)的難度。本發(fā)明與介質(zhì)隔離技術(shù)相比，具有如下優(yōu)點1、本發(fā)明的隔離結(jié)構(gòu)，不需要進(jìn)行刻蝕深隔離槽以及介質(zhì)填充步驟，可以與平面 BCD工藝相兼容，工藝實現(xiàn)難度較小，生產(chǎn)成本較低。


圖1為采用自隔離技術(shù)的功率集成電路結(jié)構(gòu)圖；圖2為采用PN結(jié)隔離技術(shù)的功率集成電路結(jié)構(gòu)圖；圖3為采用介質(zhì)隔離技術(shù)的功率集成電路結(jié)構(gòu)圖；圖4為采用自隔離技術(shù)實現(xiàn)的LIGBT結(jié)構(gòu)圖；圖5為采用自隔離技術(shù)實現(xiàn)的LIGBT器件內(nèi)部寄生晶體管等效電路圖6為本發(fā)明高壓功率集成電路隔離結(jié)構(gòu)示意圖；圖7為本發(fā)明隔離結(jié)構(gòu)應(yīng)用于高壓器件間隔離的結(jié)構(gòu)圖；圖8為采用本發(fā)明隔離結(jié)構(gòu)的功率集成電路結(jié)構(gòu)圖。
具體實施例方式如圖6所示的高壓功率集成電路隔離結(jié)構(gòu)，適用于功率集成電路中高壓器件之間，高壓電路與低壓電路之間以及低壓電路之間的隔離，包括P型襯底601，P型襯底601上設(shè)置有埋氧層602，埋氧層602的上方設(shè)有由相互間隔排列的P型硅島603和N型硅島604 構(gòu)成的頂層硅膜。P型硅島的數(shù)量比N型硅島的數(shù)量多1個，且是奇數(shù)。其中位于最中心的一個P型硅島的頂部設(shè)有重?fù)诫sP+區(qū)605，重?fù)诫sP+區(qū)605兩側(cè)頂層硅膜的表面覆有場氧層606，即將兩側(cè)的N型硅島和P型硅島表面覆蓋。設(shè)置場氧層的目的是為了防止寄生MOS 管開啟。重?fù)诫sP+區(qū)605兩側(cè)間隔排列的P型硅島和N型硅島數(shù)量與隔離結(jié)構(gòu)的應(yīng)用場合有關(guān)，即當(dāng)?shù)蛪弘娐分g、高壓器件與低壓電路之間或高壓器件之間要求隔離的耐壓越高， 則硅島的數(shù)量越大。當(dāng)P型硅島的雜質(zhì)濃度為1.4el4，N型硅島的雜質(zhì)濃度為5el4，且P型硅島的個數(shù)為3，N型硅島的個數(shù)為2時，該隔離結(jié)構(gòu)的耐壓可以達(dá)到350V以上。上述隔離結(jié)構(gòu)制備方法如下首先選擇P型襯底，制備埋氧層，然后通過鍵合技術(shù)形成SOI頂層硅膜。SOI頂層硅膜可以是N型或者P型，然后通過P型雜質(zhì)或N型雜質(zhì)注入、退火，形成相互間隔的N型硅島和P型硅島。然后制備場氧層和注入重?fù)诫sP+區(qū)。上述隔離結(jié)構(gòu)應(yīng)用于高壓器件(如LIGBT)之間的隔離時，如圖7所示的功率集成電路。其中P型襯底701、埋氧層702、N型硅島703、P型硅島704、重?fù)诫sP+區(qū)706構(gòu)成隔離結(jié)構(gòu)，隔離結(jié)構(gòu)兩側(cè)為兩個LIGBT。N型硅島、P區(qū)705、重?fù)诫sP+區(qū)、重?fù)诫sN+區(qū)707、 場氧層708、多晶硅柵電極709構(gòu)成LIGBT。在該LIGBT結(jié)構(gòu)中，不存在縱向的寄生PNP晶體管，但是在橫向上仍然存在寄生 PNP晶體管T4和NPN晶體管T5。盡管晶體管T4和晶體管T5可能會開啟，但是上述發(fā)明隔離結(jié)構(gòu)中的重?fù)诫sP+區(qū)與零電位相連接。因此，因寄生晶體管T4和T5開啟而產(chǎn)生的位移電流可以通過隔離結(jié)構(gòu)有效泄放。同時，埋氧層將頂層硅膜與襯底隔離開，位移電流不會通過襯底流入低壓控制電路中去。而上述發(fā)明隔離結(jié)構(gòu)中級聯(lián)的NP結(jié)構(gòu)，可以滿足不同硅島之間的高耐壓要求。因此，上述發(fā)明隔離結(jié)構(gòu)有效的降低了功率集成電路發(fā)生閂鎖失效的幾率，大大提高了電路的可靠性。圖8為采用本發(fā)明隔離結(jié)構(gòu)實現(xiàn)的功率集成電路，包括由P型襯底801、埋氧層 802,N型硅島803、P型硅島804、P區(qū)805、重?fù)诫sP+區(qū)806、重?fù)诫sN+區(qū)807、場氧層808、 多晶硅柵電極809構(gòu)成的LIGBT、NPN、PMOS，匪OS及隔離結(jié)構(gòu)。該電路包含兩個隔離結(jié)構(gòu)， 其中一個隔離結(jié)構(gòu)僅僅采用單個P型硅島，隔離MOS管與NPN晶體管(低壓電路之間)，另一個由多級級聯(lián)的P型硅島和N型硅島構(gòu)成，隔離(LIGBT與NPN晶體管(高壓電路和低壓電路之間)。
權(quán)利要求
1.一種高壓功率集成電路隔離結(jié)構(gòu)，包括P型襯底，其特征在于，所述P型襯底上方設(shè)有埋氧層，埋氧層上方設(shè)有由2m+l個P型硅島和2m個N型硅島相互間隔排列構(gòu)成的頂層硅膜，其中一個P型硅島頂部設(shè)有重?fù)诫sP+區(qū)，重?fù)诫sP+區(qū)兩側(cè)的頂層硅膜表面覆有場氧層，其中m為整數(shù)。
2.根據(jù)權(quán)利要求1所述的高壓功率集成電路隔離結(jié)構(gòu)，其特征在于，所述的設(shè)有重?fù)诫sP+區(qū)的P型硅島位于所有P型硅島的中間位置。
3.根據(jù)權(quán)利要求1所述的高壓功率集成電路隔離結(jié)構(gòu)，其特征在于，所述的m等于0， 埋氧層上方設(shè)有由單個P型硅島構(gòu)成的頂層硅膜，該P(yáng)型硅島的頂部設(shè)置有重?fù)诫sP+區(qū)， 重?fù)诫sP+區(qū)兩側(cè)的頂層硅膜表面覆有場氧層。
4.一種包含權(quán)利要求1 3任一所述隔離結(jié)構(gòu)的高壓功率集成電路。
全文摘要
本發(fā)明公開了一種高壓功率集成電路隔離結(jié)構(gòu)，包括P型襯底，所述P型襯底上方設(shè)有埋氧層，埋氧層上方設(shè)有由2m+1個P型硅島和2m個N型硅島相互間隔排列構(gòu)成的頂層硅膜，位于最中心的P型硅島頂部設(shè)有重?fù)诫sP+區(qū)，重?fù)诫sP+區(qū)兩側(cè)的頂層硅膜表面覆有場氧層，其中m為整數(shù)。本發(fā)明隔離結(jié)構(gòu)易于工藝實現(xiàn)，制造成本低，且消除了襯底對器件的影響，有效地提高了電路發(fā)生閂鎖效應(yīng)的難度，大大提高了電路的可靠性。
文檔編號H01L29/06GK102169890SQ20111011264
公開日2011年8月31日 申請日期2011年5月3日 優(yōu)先權(quán)日2011年5月3日
發(fā)明者張世峰, 張斌, 胡佳賢, 韓雁 申請人:浙江大學(xué)