專利名稱：具有芯片外控制器的存儲器裝置及其制造方法
技術(shù)領域：
本發(fā)明是有關于ー種集成電路存儲器裝置(integrated circuitmemorydevices)及其制造方法。
背景技術(shù)：
高密度存儲器裝置在制造時，集成電路上每單位面積的數(shù)據(jù)儲存量將是關鍵指標。因此，當存儲器裝置臨界尺寸技術(shù)已達到瓶頸時，為了要達到每位更大的儲存密度并降低每位的生產(chǎn)成本，一般建議的方式是將多層次的存儲單元疊層。此外，新的存儲器技術(shù)展開，包括相變存儲器(phasechange memory)、鐵磁存儲器(ferromagnetic memory)、金屬氧化物型存儲器(metal oxide based memory)等。存儲器技術(shù)需要一系列不同的エ藝步驟，接著是對于次要的外圍電路的制造，夕卜 圍電路例如是地址譯碼器(address decoders)、狀態(tài)機(statemachines),以及指令譯碼器(command decoder)。由于存儲器陣列以及外圍電路都需要制造步驟的支持，所以用以執(zhí)行存儲器裝置的生產(chǎn)線可能比較昂貴，或者以制造外圍電路的電路作為妥協(xié)。如此將導致使用更高階的技術(shù)來制造存儲器裝置的集成電路，造成エ藝成本更加提高。當集成電路中的存儲器性能提升，使得制造成本越來越高，必須提出一個低制造成本的集成電路存儲器結(jié)構(gòu)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供了ー種集成電路存儲器裝置，包括一存儲器電路以及一外圍電路，可以使用低成本制造此集成電路存儲器裝置。用于集成電路存儲器裝置的存儲器電路以及外圍電路，在疊層結(jié)構(gòu)中是實現(xiàn)于不同層。存儲器電路層以及外圍電路層包括互連表面，通過互連表面的匹配可以建立存儲器電路以及外圍電路之間的電性連接。存儲器電路層以及外圍電路層可以在不同的生產(chǎn)線中，利用不同的エ藝分別地形成于不同的襯底上。因此，可以使用獨立的エ藝技術(shù)，一種エ藝技術(shù)是用來制造存儲器陣列，而另ー種エ藝技術(shù)是用以制造外圍電路。分開的電路可以接著被疊層或封裝在一起。于此所說明的制造存儲器裝置的方法，包括形成一存儲器電路，存儲器電路包括多個存儲單兀。存儲器電路具有一第一互連表面，第一互連表面包括第一組互連位置。第一組互連位置中的互連位置電性耦接至多個存儲単元中相對應的存儲單元。此方法亦包括形成一外圍電路，外圍電路提供一操作存儲器電路的控制信號。外圍電路具有一第二互連表面，第二互連表面具有第二組互連位置。此方法更包括連接存儲器電路的第一互連表面至外圍電路的第二互連表面，使得互連位置中的第一組互連位置電性連接至相對應的第二組互連位置的互連位置。于此所述的存儲器裝置包括一存儲器電路，存儲器電路包括多個存儲単元。存儲器電路具有一第一互連表面，第一互連表面包括第一組互連位置。第一組互連位置中的互連位置電性耦接至多個存儲単元中相對應的存儲單元。存儲器裝置亦包括一外圍電路，夕卜圍電路提供控制信號以操作存儲器電路。外圍電路具有一第二互連表面，第二互連表面具有第二組互連位置。外圍電路的第二互連表面被連接至存儲器電路的第一互連表面于ー互連接ロ，使得第一組互連位置中的互連位置電性耦接至相對應的第二組互連位置中的互連位置。本技術(shù)的其它方面以及優(yōu)點將可配合后敘的圖式、詳細說明的內(nèi)容以及權(quán)利要求范圍來了解。


圖I繪示ー簡化的集成電路存儲器裝置的方塊圖，集成電路存儲器裝置包括一存儲器電路以及一外圍電路，于此所述的存儲器電路與外圍電路連接于ー互連接ロ。
圖2繪示ー簡化的存儲器電路的方塊圖，存儲器電路包括一第一組存儲單元與一
第二組存儲單元。圖3繪示ー典型的存儲器裝置的一部分的示意圖，存儲器裝置具有所述的互連表面。圖4繪示一存儲器電路的ー實施例的布局圖，其繪示了互連接表面上的互連接位置的設置關系。圖5繪示存儲器電路的ー實施例的剖面圖。圖6至圖8繪示形成疊層的集成電路的存儲器裝置的制造流程圖，集成電路存儲器裝置包括于此所述的一存儲器電路以及一外圍電路。圖9繪示透過一中介層間接地連接存儲器電路至外圍電路的另ー實施例的示意圖。圖10繪示ー疊層結(jié)構(gòu)的ー實施例的剖面圖，此疊層結(jié)構(gòu)包括多個存儲器彼此疊層。主要元件符號說明100 :裝置110:存儲器電路I3OU3O-IU3O-2 :導體132、132-1、132-2、132a、132b、134、134a、134b :互連位置160 :存儲器陣列160-1 :第一組存儲單元陣列160-2 :第二組存儲單元陣列161 :列譯碼器163 :行譯碼器165 :總線166 :感測放大器/數(shù)據(jù)輸入結(jié)構(gòu)168 :偏壓設置供應電壓169 :狀態(tài)機171 :數(shù)據(jù)輸入172 :數(shù)據(jù)輸出
174:其它電路175:外圍電路180、182:互連表面
181:互連接ロ200 :存儲單元
210 :字線220 :位線
具體實施方式
本發(fā)明的實施例將配合圖示圖I至圖10作詳細的于下。圖I繪示ー簡化的集成電路存儲器裝置100的方塊圖，集成電路存儲器裝置100包括一存儲器電路100以及一外圍電路175，于此所述的存儲器電路與外圍電路是物理性地分開設置于裝置100的不同層上，且透過一互連接ロ 181連接彼此。于此所使用的詞匯「被連接(joined)」或「連接(joining)」，是表示存儲器電路110的設置是以貼附、固定，或以其它物理性的方式連接至外圍電路175。此詞匯涵蓋了存儲器電路110是直接地貼附至外圍電路175，例如是透過接合(bonding)。此詞匯更涵蓋了存儲器電路110是配置以透過介于存儲器電路110與外圍電路175之間的中介層單元或元件，間接地連接至外圍電路175。存儲器電路110包括一存儲器陣列160。字線(未繪示出)是沿著存儲器陣列160的列(columns)作排列。位線(未繪示出)是沿著存儲器陣列160的行(rows)作排列，用以讀取以及編程存儲器陣列160的存儲單元(未繪示出)。于此所使用的詞匯「存取線路(access line)」通常是表示位線、源極線，以及/或字線。存儲器電路110亦可以包括其它電路，例如是高電壓晶體管或驅(qū)動器，當這些電路與存儲器陣列設置在相同的芯片上時，可以提供更好的性能。存儲器電路110包括ー互連表面182，互連表面具有一組互連位置132。互連位置132是以存儲器電路110縱向的電性互連接ロ的形式作定義。圖I繪示ー較小區(qū)域的互連表面182，互連表面182可以包括成千上萬的互連位置132?；ミB位置132是透過導體130耦接至存儲器陣列160中相對應的存取線路，因而，存儲器陣列160的特定的行或列的選擇被說明于下。存儲器陣列160可以使用各種不同的2D或3D存儲器結(jié)構(gòu)來實現(xiàn)，包括前述的方式。存儲器陣列160亦可以利用存取技術(shù)例如是浮動柵極、電荷陷阱、編程電阻以及相轉(zhuǎn)變等等，以不同種類的存儲單元來實現(xiàn)，不同種類的存儲單元包括不同的隨機存取存儲器，只讀式存儲器，以及其它的非易失性存儲器。在某些實施例中，存儲器陣列160是利用疊層式薄膜晶體管結(jié)構(gòu)來實現(xiàn)，疊層式薄膜晶體管結(jié)構(gòu)例如是如美國專利號第7，473，589號以及美國專利號第7，709，334號所述，這兩篇專利所揭露的內(nèi)容，將以引用的方式并入于此。外圍電路175亦包括ー互連表面180，互連表面180具有一組互連位置134?；ミB位置134是以外圍電路175縱向的電性互連接ロ的形式作定義。互連接ロ 181設置于互連表面182以及互連表面180之間，以電性連接特定的互連位置134至相對應的互連位置132?；ミB接ロ 181也可以電性絕緣剩余的互連位置132及互連位置134。如此ー來，互連接ロ 181縱向地連接外圍電路175至存儲器陣列160的個別的存取線路。外圍電路175提供控制信號以操作存儲器電路110，控制信號例如是偏壓信號、時序信號、切換控制信號等。外圍電路175包括導體162，導體162透過互補的互連表面182及180，以及互連接ロ 181，耦接至存儲器陣列160的字線。導體162延伸至一列譯碼器161。導體164透過互連表面182及180、互連接ロ 181以及導體130，耦接一行譯碼器163至存儲器陣列I60中的位線。提供總線165的位置(addresses)至列譯碼器161以及行譯碼器163。于此實施例中，感測放大器以及數(shù)據(jù)輸入結(jié)構(gòu)(data-instructures) 166透過數(shù)據(jù)總線167耦接至行譯碼器163。行譯碼器163以及方塊166中的感測放大器可以排列于頁面緩沖器(page buffer structure)之中，以允許廣泛且平行地讀取和寫入的操作。利用在集成電路存儲器裝置上的輸入/輸出端ロ，可以透過數(shù)據(jù)輸入線路171提供數(shù)據(jù)至方塊166的數(shù)據(jù)輸入結(jié)構(gòu)。于所述的實施例中，其它電路174被包括于外圍電路175，其它電路例如是一般功能的處理器或特定功能的應用電路，或一種組合模塊，模塊可通過存儲器陣列160來提供單芯片系統(tǒng)(system-on-a-chip)的功能。透過數(shù)據(jù)輸出線172,可以提供方塊166 的感測放大電路的數(shù)據(jù)至外圍電路175上的輸入/輸出端ロ，或者至集成電路175的內(nèi)部或外部的其它終端。此實施例中的控制器的實現(xiàn)，是使用偏壓設置狀態(tài)機(biasarrangement statemachine) 169來控制偏壓設置供應電壓的應用，偏壓設置供應電壓是透過電壓供應器或方塊168中的供應器提供或產(chǎn)生，偏壓設置供應電壓例如是讀取及編程電壓。接著，透過互連表面182、互連表面180以及互連接ロ 181，提供偏壓設置提供電壓以及其它控制信號至存儲器電路110?？梢允褂靡阎奶厥庥猛镜倪壿嬰娐穪韺崿F(xiàn)控制器。在另ー實施例中，控制器包括通用的處理器，通用的處理器可以實現(xiàn)于外圍電路175之中，外圍電路175可以執(zhí)行計算機程序以控制裝置100的操作。在另ー實施例中，可以結(jié)合特殊用途的邏輯電路以及通用處理器結(jié)合來實現(xiàn)控制器?？梢允褂酶鞣N不同的技術(shù)來疊層外圍電路175以及存儲器電路110，以透過互連接ロ 180建立外圍電路175以及存儲器電路110的電性互連。舉例來說，可以應用圖案化的導體材料至互連表面182及互連表面180兩者之一，或應用至互連表面182及互連表面180兩者。使用的導體材料可以為導電黏著劑或焊料?？梢越又B層外圍電路175以及存儲器電路110，使得互連表面182、互連表面180直接地匹配。在某些實施例中，可以使用穿透式娃通道(Through-Silicon-Via, TSV)技術(shù)來執(zhí)行疊層以及接合步驟,穿透式娃通道例如是如作者為馬先生等人的美國專利案第7，683，459號所述，于此將以引用的方式并入本文之中。在一些實施例中，互連接ロ 181包括一介于互連表面182及互連表面180之間的中介層。中介層可以包括一具有金屬層的半導體襯底，金屬層被設置以導通介于互連表面之間的信號，且中介層包括例如是TSV技術(shù)的結(jié)構(gòu)，用以耦接中介層的ー側(cè)的接觸點與另一中介層。中介層包括相対的兩側(cè)，分別具有互連位置。導電元件由兩相對側(cè)之間的導電路徑開始延伸于互連位置的間。在一些實施例中，中介層可以包括外加的電路，例如放大器、中繼器(repeater)、電導(inductors)、電容以及ニ極管，以支持層狀存儲器與外圍電路之間的信號聯(lián)系以及阻抗匹配。
存儲器電路110以及外圍電路175的物理性的分離，使得エ藝技術(shù)上得以將兩者分開地制造，一エ藝用以制造存儲器電路110,另ーエ藝用以制造外圍電路175 (可以選擇是否尚需要有一エ藝用以制造中介層)。舉例來說，可以在不同的生產(chǎn)線使用不同エ藝分開地制造存儲器電路110以及外圍電路175于不同的襯底上。因此，可以使用單純邏輯エ藝(logic onlyprocesses)來制造外圍電路175。單純邏輯エ藝例如是用來形成靜態(tài)隨機存取存儲器(Static Random Access Memory, SRAM)的エ藝,不必像相對較復雜的傳統(tǒng)的存儲器エ藝需要結(jié)合邏輯/存儲器エ藝。本實施例可以用較低廉的成本來設計ー個高效能外圍電路175。同樣地，可以使用存儲器エ藝技術(shù)來制造存儲器電路110，而不需考慮外圍電路175的エ藝技術(shù)。即便加上使用接合エ藝所需要花費的成本，將存儲器電路110以及外圍電路175分開地制造，可以可觀地降低每一存儲單元的成本凈額。舉例來說，假設存儲器電路110以及外圍電路175占去相同的晶片面積(diearea)，且存儲器電路110以及外圍電路175各別的エ藝技術(shù)并沒有涵蓋到共同的步驟。亦假設存儲器電路110以及外圍電路175兩者各需要形成20層的材料，每ー層材料所需要的成本為$50元。在這樣的假設下，將存儲器 電路110以及外圍電路175 —起制造時，每個晶片的成本接近(20*$50+20*$50)/1000，也就是$2元。相對地，分開地形成存儲器電路110以及外圍電路175，每個晶片的成本接近(20*$50/2000) + (20*$50/2000)+疊層及接合的成本，也就是$1元再加上接合エ藝所需花費的成本。因此，當接合電路所需成本小于$1元時，分開地制造存儲器電路110以及外圍電路175，會比制造存儲器電路110及外圍電路175于單ー芯片的成本更低。存儲器電路110與外圍電路175的物理分離亦可以使其各別模塊化，模塊化例如是可以提供不同的操作模式，例如相同的存儲器裝置100上的不同的存儲單元用以進行不同的讀取或?qū)懭氩僮?。不同的操作模式使得不同的存儲單元可以提供不同的存儲器特性。圖2繪示ー簡化的存儲器電路110的方塊圖，存儲器電路110包括一第一組存儲單元160-1與一第二組存儲單元160-2。如圖2所示，第一組存儲單元160-1可以透過導體130-1耦接至ー互連表面182-1，互連表面182-1具有一組互連位置132-1。第二組存儲單元160-2可以透過導體130-2耦接至互連表面182-2，互連表面182-2具有一組互連位置132-2。介于互連表面182-1、互連表面182-2及互連表面180的互連接ロ 181電性連接特定的互連位置134至相對應的互連位置132-1及互連位置132-2。外圍電路175產(chǎn)生用以操作第一組存儲單元160-1及第ニ組存儲單元160-2的操作信號。操作信號是由外圍電路175的控制邏輯所產(chǎn)生以執(zhí)行操作模式，操作模式例如是對于第一組存儲單元160-1及第ニ組存儲單元160-2的讀取或?qū)懭氩僮鳌Ｔ诖藢嵤├?，外圍電?75對第一組存儲單元160-1及第ニ組存儲單元160-2產(chǎn)生不同的操作信號。舉例來說，外圍電路175對第一組存儲単元160-1產(chǎn)生進行讀取操作的操作信號可能會不同于外圍電路175對第一組存儲単元160-2產(chǎn)生進行讀取操作的操作信號。舉例來說，操作信號之間的差異可能包括ー個或ー個以上的邏輯序列(logic sequences)差異、指令組(command sets)的差異，以及時序信號(timing signals)的差異?？梢岳玫谝唤M存儲単元160-1及第ニ組存儲単元160-2之間不同的操作模式，以提供不同的存儲器特性。舉例來說，第一組存儲単元160-1及第ニ組存儲単元160-2可以具有不同種類的存儲單元、不同陣列的設置方式、不同陣列的尺寸，以及/或者包括具有不同特性的材料。舉例來說，第一組存儲単元160-1可以提供隨機存取且以相對較短長度的位線以及字線來設置。如此的設置方式可以提供高編程/擦除速度，例如可以應用于隨機存取存儲器(RAM memory)。第二組存儲單元160-2可以設置于反及(NAND)或反或(NOR)結(jié)構(gòu)中，且具有相對較長的位線及字線。如此的設置方式可以提供良好的陣列效率，例如可以應用于閃存中。透過獨立的互連表面182-1及互連表面182-2的模塊的使用，亦可以使各組存儲単元彼此獨立地操作。舉例來說，可以執(zhí)行讀取操作于ー組存儲單元，同時執(zhí)行ー編程操作于另ー組存儲単元。存儲單元組進行的獨立操作亦可以降低電カ的消耗。舉例來說，可以只將電カ提供給所欲進行操作之存儲器特性的存儲單元。在一些實施例中，存儲單元組161-1及161-2通常會共享外圍電路175?；蛘撸嗨频哪K可以用于外圍電路175中的部分或所有的電路。舉例來說，外圍電路175包括感測放大器組，感測放大器組具有不同的操作特性，例如是具有不同的感測速度。在操作吋，可以接著將ー組給定的感測放大器連接或分離于不同組的存儲單元，因而提供許多不同的 操作模式。圖3繪示ー典型的疊層式集成電路存儲器裝置100的一部分的示意圖，存儲器裝置100具有所述的互連接ロ 181。在圖3中，存儲器陣列160中的存儲單元200為硅氧氮氧化硅型(SONOS-type)電荷陷阱存儲単元?；蛘?，也可以使用其它形式的存儲單元及/或其它形式存儲器陣列來設置。存儲器陣列160包括多條字線210,字線210是延伸于與第一方向平行的方向。如圖3所示，存儲單元200的柵極被連接至相對應的字線210。各個字線210是透過相對應的導體130耦接至相對應的字線互連位置132a，互連位置132a位于互連表面182上。字線互連位置132a透過互連接ロ 181耦接至相對應的字線互連位置134a，互連位置134a位于互連表面180上。字線互連位置134a接著透過導體162稱接至列譯碼器161 (rowdecoder)。透過此結(jié)構(gòu)，列譯碼器161響應于ー總線，此總線為施加電壓至選擇的字線210的總線。所施加的電壓的程度以及持續(xù)時間與所執(zhí)行的操作有夫，執(zhí)行的操作例如是讀取操作或是ー編程操作。存儲器陣列160亦可以包括多條位線220，位線220延伸干與第二方向平行的方向。如圖3所示，存儲單元220的源極和漏極區(qū)域被連接至相對應的位線220。各個位線220透過相對應的導體130耦接至相對應的位線互連位置132b，位線互連位置132b位于互連表面182上。位線互連位置132b是透過互連接ロ 181耦接至相對應的位線互連位置134b，位線互連位置134b位于互連表面180上。位線互連位置134b透過導體164耦接至行譯碼器(column decoder) 163。透過此結(jié)構(gòu)，行譯碼器163響應于ー總線，此總線為施加電壓至選擇的位線220的總線。圖4繪示存儲器電路130的一實施例的布局圖，其中，互連接表面182上的互連接位置132連接至存儲器陣列160。圖5繪示存儲器電路130的一實施例中，沿字線210的X-X’軸的剖面圖。于所述的實施例中，位線220設置于字線210上。接觸插塞(例如是310)連接至位線220以設置于互連位置132上，互連位置132位于互連表面182上。于此實施例中，位線互連位置132b是直接接觸于相對應的位線互連位置134b，位線互連位置134b位于外圍電路175的互連表面180上。如前述，透過此結(jié)構(gòu)，行譯碼器163耦接至導體164，以提供電壓至選擇的位線220。接觸插塞(例如是320)連接至字線210至相對應的導電延伸部(例如是330)。相對應的導電延伸部延伸于平行字線210的方向且設置于位線220上。接觸插塞(例如是340)接著連接導電延伸部至相對應的字線互連位置132a，字線互連位置132a位于互連表面182上。如前述，透過此結(jié)構(gòu)，列譯碼器161響應于施加電壓至選擇的字線210的總線。接地和其它譯碼器亦可以用相似如存儲器電路110的設置所需的方式，耦接至存儲器電路110。如圖4所示，多條字線互連位置132a是分布式地連接至各個字線210。同樣的，多條位線連接位置132b可以連接至各位線220。這些額外的縱向互連可以作為備用以提供冗余(redundancy),以提升制造良率。舉例來說，當發(fā)現(xiàn)有錯誤位(fail bit)時,可將錯誤位地址(fail bit address)指向這些備用的位線，進而提升制造時的良率。
圖6至圖8繪示形成疊層式集成電路的存儲器裝置100的制造流程圖，集成電路存儲器裝置100包括于此所述的一存儲器電路110以及一外圍電路175。圖6繪示于第一襯底上形成多個存儲器電路110的結(jié)果。舉例來說，第一襯底400可以包括多晶硅或其它半導體材料?；蛘?，第一襯底400也可以包括非半導體材料，例如是ニ氧化硅(SiO2)、碳化硅(SiC)、氮化硅(SiN)或者是環(huán)狀樹脂(epoxy)。在另ー實施例中，第一襯底400可以包括軟性襯底材料，例如是塑性材料。在一些實施例中，第一襯底包括可以重復使用的襯底，外加的存儲器電路110相繼地形成于重復使用的襯底上。雖然有成千上萬的存儲器電路110可以形成于第一襯底400上，然而，為了展示的目的僅繪示出兩個存儲器電路110于圖6中。如本發(fā)明所屬技術(shù)領域所知悉，可以使用標準エ藝存儲器電路110來形成存儲器電路。一般而言，存儲器電路可以包括存儲單元、存取線路(例如是字線)、位線及源極線、導體插塞(conductive plugs)、摻雜的半導體材料、先進的存儲器材料(advance memorymaterials),例如相轉(zhuǎn)變材料、鐵磁性材料(ferromagnetic materials)、高介電系數(shù)材料(high-k dielectrics)等，以及其它用于存儲器電路的結(jié)構(gòu)。在一些實施例中，存儲器電路110包括字線驅(qū)動器以及位線預充電電路(bit line precharge circuitry)。在一些實施例中，部分或所有的譯碼器電路可以形成于存儲器電路上。在其它的實施例中，例如是前述的實施例，存儲器電路110并未包括譯碼器電路?？梢砸圆煌?維或3維存儲器結(jié)構(gòu)來實現(xiàn)存儲器電路110，包括如前所述的結(jié)構(gòu)。存儲器陣列160亦可以以各種不同的存儲單元來實現(xiàn)，這些不同的存儲單元包括只讀存儲器、浮動柵極及電荷陷阱等。在一些實施例中，存儲器電路110是以疊層式薄膜晶體管技術(shù)來形成，疊層式薄膜晶體管技術(shù)例如是如美國專利號第7，473，589號以及美國專利號第7，709，334號所述，于此，已于前面的說明中將其所揭露的內(nèi)容以引用的方式并入本文之中。如部分的存儲器電路的形成，一種互連方式包括將存儲器電路110中的開孔設于互連位置132的位置。接觸插塞可以形成于開孔之中，使得接觸插塞對應至存儲器電路110中的存取線路。接著圖案化疊加的互連位置132以接觸于接觸插塞，因而形成互連表面182?；ミB表面182可以包括成千上萬個互連位置132。然而，為了清楚地展示，圖6并未以實際的維度繪示，而僅繪示些許的互連位置132。圖7繪示外圍電路175形成于ー第二襯底410上的結(jié)果。外圍電路175被配置以提供控制電路，控制電路例如是偏壓信號、時序信號等，用于存儲器電路110的操作。于生產(chǎn)線上可以利用邏輯エ藝來制造外圍電路175以最佳化工藝。舉例來說，外圍電路175可以包括譯碼器電路、頁面緩沖器、電荷泵浦電路(charge pumping circuits)、控制器(例如是狀態(tài)機)、其它存儲器電路(例如是用于高速緩存的靜態(tài)隨機存取存儲器、一般目的的處理器或特殊目的的應用電路，以及其它功能性地支持集成電路存儲器的已知電路?？梢允褂孟嗤谇笆鲇靡灾圃旎ミB位置132的技木，以形成互連位置134耦接至相對應的接觸插塞。圖8繪示直接地連接存儲器電路110的互連表面182至外圍電路175的互連表面180的結(jié)果。這樣的連接方式提供特定的互連位置134電性連接至相對應的互連位置132。 此連接方式亦提供互連位置132與互連位置134彼此之間的電性絕緣。如此ー來，外圍電路175縱向地連接至存儲器陣列160的各個存取線路?？梢允褂酶鞣N不同的技術(shù)連接外圍電路175與存儲器電路110，以建立包括前述的縱向電性互連。在此實施例中，不論具有或沒有中介層，存儲器電路110可以反向地設置于外圍電路175上。或者，不論具有或沒有中介層，外圍電路175可以設置于存儲器電路110之上。圖9繪示另一實施例中，存儲器電路110透過中介層800以間接地連接至外圍電路175。在此情況中，存儲器電路110以及外圍電路175是透過中介層800連接。多個存儲器電路110也可以彼此疊層，使得存儲器電路110在與外圍電路175連接之前為單ー裝置。一典型的疊層結(jié)構(gòu)900之剖面圖是繪示于圖10中。舉例來說，可以利用TSV技術(shù)形成開ロ 910以互連各個存儲器電路110，開ロ 910是完全地貫穿疊層結(jié)構(gòu)900。在其它實施例中，ー個或ー個以上得存儲器電路層與外圍電路的數(shù)層可以包括于如圖10的疊層結(jié)構(gòu)中。綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本領域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視隨附的權(quán)利要求范圍所界定的為準。
權(quán)利要求
1.一種存儲器裝置的制造方法，包括 形成一存儲器電路，該存儲器電路包括多個存儲單元，該存儲器電路具有一第一互連表面，該第一互連表面具有一第一組互連位置，該第一組互連位置的多個互連位置被電性率禹接至該多個存儲單元中相對應的存儲單元； 形成一外圍電路，該外圍電路提供用以操作該存儲器電路的控制信號，該外圍電路具有一第二互連表面，該第二互連表面具有一第二組互連位置；以及 連接該存儲器電路的該第一互連表面至該外圍電路的該第二互連表面。
2.根據(jù)權(quán)利要求I所述的方法，其中該第一互連表面與該第二互連表面連接的方式為該第二互連表面設置于該第一互連表面上。
3.根據(jù)權(quán)利要求I所述的方法，其中 形成該存儲器電路的步驟包括執(zhí)行一第一工藝以形成該多個存儲單元于一第一襯底上；以及 形成該外圍電路的步驟包括執(zhí)行一第二工藝以形成該外圍電路于一第二襯底上，該第二工藝與該第一工藝不相同。
4.根據(jù)權(quán)利要求I所述的方法，其中 形成該存儲器電路的步驟包括形成該存儲器電路于一第一襯底；以及 形成該外圍電路的步驟包括形成該外圍電路于一第二襯底，該第二襯底與該第一襯底分開地設置。
5.根據(jù)權(quán)利要求I所述的方法，其中該連接步驟包括直接地接合該第一互連表面至該第二互連表面。
6.根據(jù)權(quán)利要求I所述的方法，其中該第一組互連位置是于該第一互連表面上設置成一圖案，該圖案是對應至該第二互連表面上的該第二組互連位置所設置而成的另一圖案，使得連接該第一互連表面至該第二互連表面時，該第一組互連位置中的該多個互連位置得以對齊于該第二組互連位置中所對應的多個互連位置。
7.根據(jù)權(quán)利要求I所述的方法，其中連接該第一互連表面至該第二互連表面的步驟更包括 連接該存儲器電路的該第一互連表面至一中介層，使得該第一組互連位置中的該多個互連位置電性耦接至該中介層上相對應的多個導電元件；以及 連接該外圍電路的該第二互連表面至該中介層，使得該第二組互連位置中的多個互連位置電性耦接至該中介層上相對應的多個導電元件。
8.根據(jù)權(quán)利要求I所述的方法，其中 形成該存儲器電路與形成該外圍電路的步驟包括，形成該存儲器電路及該外圍電路其中之一于一襯底上，且移除該存儲器電路及該外圍電路的該其中之一于該襯底；以及 連接該第一互連表面至該第二互連表面的步驟包括，當移除該存儲器電路及該外圍電路的該其中之一于該襯底后，匹配該存儲器電路及該外圍電路的該其中之一至另一存儲器電路以及另一外圍電路。
9.根據(jù)權(quán)利要求I所述的方法，其中該外圍電路產(chǎn)生多個第一操作信號以操作該多個存儲單元中的一第一存儲單元，且該外圍電路產(chǎn)生多個第二操作信號以操作該多個存儲單元中的一第二存儲單元，該多個第一操作信號不同于該多個第二操作信號。
10.根據(jù)權(quán)利要求I所述的方法，其中 該存儲器電路包括該多個存儲單元中的一第一陣列以及該多個存儲單元中的一第二陣列，該第一陣列及該第二陣列具有獨立的存取線路以及不同的存取時序；以及 該外圍電路施加不同的時序至該第一陣列及該第二陣列。
11.根據(jù)權(quán)利要求I所述的方法，其中該存儲器電路更包括多條存取線路，該第一組互連位置中的該多個互連位置透過該多個存取線路電性耦接至該多個相對應的存儲單元。
12.—種存儲器裝置，包括 一存儲器電路，包括多個存儲單兀，該存儲器電路具有一第一互連表面，該第一互連表面具有一第一組互連位置，該第一組互連位置中的多個互連位置電性耦接至該多個存儲單元中相對應的存儲單元；以及 一外圍電路，用以提供多個控制信號以操作該存儲器電路，該外圍電路具有一第二互連表面，該第二互連表面具有一第二組互連位置； 其中該外圍電路的該第二互連表面于一互連接口連接至該存儲器電路的該第一互連表面。
13.根據(jù)權(quán)利要求12所述的裝置，其中該第二互連表面設置于該第一互連表面上。
14.根據(jù)權(quán)利要求12所述的裝置，其中 多條存取線路以及該存儲器電路的該多個存儲單元是由一第一工藝形成于一第一襯底上；以及 該外圍電路是由一第二工藝形成于該第二襯底上，該第二工藝不同于該第一工藝。
15.根據(jù)權(quán)利要求12所述的裝置，其中該第二互連表面是直接地接合于該第一互連表面。
16.根據(jù)權(quán)利要求12所述的裝置，其中該第一組互連位置是于該第一互連表面上設置成一圖案，該圖案是對應至該第二互連表面上的該第二組互連位置所設置而成的另一圖案，使得連接該第一互連表面至該第二互連表面時，該第一組互連位置中的該多個互連位置得以對齊于該第二組互連位置中所對應的多個互連位置。
17.根據(jù)權(quán)利要求12所述的裝置，更包括一中介層，該中介層具有一第一側(cè)及一第二偵牝以及多個導電元件延伸于該第一側(cè)及該第二側(cè)之間，其中 該存儲器電路的該第一互連表面連接至該中介層的該第一側(cè)，使得該第一組互連位置中的該多個互連位置電性耦接至該中介層的該第一側(cè)上相對應的多個導電元件；以及 該外圍電路的該第二連接表面連接至該中介層的第二側(cè)，使得該第二組互連位置中的多個互連位置電性耦接至該中介層的該第二側(cè)上相對應的多個導電元件。
18.根據(jù)權(quán)利要求12所述的裝置，其中該外圍電路產(chǎn)生多個第一操作信號以操作該多個存儲單元中的一第一存儲單元，且該外圍電路產(chǎn)生多個第二操作信號以操作該多個存儲單元中的一第二存儲單元，該多個第一操作信號不同于該多個第二操作信號。
19.根據(jù)權(quán)利要求12所述的裝置，其中 該存儲器電路包括該多個存儲單元的一第一陣列以及該多個存儲單元的一第二陣列，該第一陣列及該第二陣列具有獨立的存取線路以及不同的存取時序；以及 該外圍電路施加不同的時序至該第一陣列及該第二陣列。
20.根據(jù)權(quán)利要求12所述的裝置，其中該存儲器電路更包括多個存取線路，該第一組互連 位置中的該多個互連位置透過該多個存取線路電性耦接至該多個相對應的存儲單元。
全文摘要
本發(fā)明公開了一種集成電路存儲器裝置及其制造方法，適用于低成本的工藝，該裝置包括一存儲器電路以及一外圍電路。裝置的存儲器電路以及外圍電路是實現(xiàn)于疊層結(jié)構(gòu)的不同層。存儲器電路層以及外圍電路層包括互補的互連表面，通過存儲器電路以及外圍電路彼此互補的互連表面的匹配，可以建立電性互連。存儲器電路層以及外圍電路層可以在不同的生產(chǎn)線上，使用不同的工藝方式，分別地形成于不同的襯底上。如此的制造方式，使得存儲器電路層以及外圍電路層得以分別使用獨立的工藝設備技術(shù)來制造，一種工藝技術(shù)用于存儲器陣列的制造，另一種工藝技術(shù)則用于外圍電路的制造。這些獨立的電路可接著被疊層并接合在一起。
文檔編號H01L21/768GK102768995SQ20111011951
公開日2012年11月7日 申請日期2011年5月6日 優(yōu)先權(quán)日2011年5月6日
發(fā)明者呂函庭, 謝光宇, 陳士弘 申請人:旺宏電子股份有限公司