專利名稱：一種半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體的制造領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法。
背景技術(shù)：
隨著半導(dǎo)體結(jié)構(gòu)制造技術(shù)的發(fā)展，具有更高性能和更強(qiáng)功能的集成電路要求更大的元件密度，而且各個(gè)部件、元件之間或各個(gè)元件自身的尺寸、大小和空間也需要進(jìn)一步縮小(目前已經(jīng)可以達(dá)到納米級(jí))，隨著半導(dǎo)體器件尺寸的縮小，各種微觀效應(yīng)凸顯出來，為適應(yīng)器件發(fā)展的需要，本領(lǐng)域技術(shù)人員一直在積極探索新的制造工藝。絕緣體上娃(Silicon-On-Insulator, SOI)具有較好的介質(zhì)隔離特性,采用SOI制成的集成電路具有寄生電容小、集成密度高、速度快、工藝簡單和短溝道效應(yīng)小等優(yōu)勢(shì)，通常SOI襯底包括三層主要結(jié)構(gòu)，分別是體硅層、體硅層之上的氧化埋層(Buried Oxide層， BOX層)和覆蓋在所述BOX層之上的SOI層，所述SOI層的材料是單晶硅。當(dāng)所述SOI襯底的SOI層是Ultrathin (超薄)硅體時(shí)，SOI層的厚度通常不超過50nm，在傳統(tǒng)工藝中使用這種SOI襯底制造半導(dǎo)體器件通常需要使用提升源/漏區(qū)的技術(shù)，才能有效降低源/漏寄生電阻，但是隨之而來帶來的問題就是柵極和源/漏區(qū)提升部分之間的電容增加，這對(duì)于半導(dǎo)體器件的穩(wěn)定工作是不利的，也會(huì)影響半導(dǎo)體器件的工作效率。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，以減少使用Ultrathin硅體SOI層的SOI襯底生產(chǎn)半導(dǎo)體器件的柵極與源/漏區(qū)之間的電容。一方面，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法包括a)提供SOI襯底，并在所述SOI襯底上形成柵極結(jié)構(gòu)；b)刻蝕所述柵極結(jié)構(gòu)兩側(cè)的所述SOI襯底的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進(jìn)入所述BOX層；c)在所述溝槽內(nèi)形成半導(dǎo)體層。另一方面，本發(fā)明還提供了另一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法包括 a)提供SOI襯底，在該SOI襯底上覆蓋掩膜，所述掩膜掩蓋的區(qū)域?yàn)轭A(yù)定形成柵極線的區(qū)域；b)刻蝕所述掩膜兩側(cè)的SOI層和BOX層，以形成暴露所述BOX層溝槽，該溝槽部分進(jìn)入所述BOX層；c)在所述溝槽內(nèi)形成半導(dǎo)體層；d)移除所述掩膜以暴露其掩蓋的區(qū)域，在該區(qū)域上形成柵極結(jié)構(gòu)。相應(yīng)地，本發(fā)明還提供了一種半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括SOI襯底、柵極結(jié)構(gòu)和半導(dǎo)體層，其中所述SOI襯底包括SOI層和BOX層；所述柵極結(jié)構(gòu)形成在所述SOI層之上；
所述半導(dǎo)體層形成在所述柵極結(jié)構(gòu)兩側(cè)的所述SOI襯底內(nèi)，該半導(dǎo)體層與所述SOI層和BOX層相接觸，并延伸至所述BOX層內(nèi)。本發(fā)明提供的半導(dǎo)體結(jié)構(gòu)及其制造方法在Ultrathin SOI襯底上形成溝槽，并在該溝槽內(nèi)填充半導(dǎo)體材料以便后續(xù)在其中形成源/漏區(qū)，由于源/漏區(qū)與柵極的距離增加，則兩者之間的電容大大減小，甚至可以忽略不計(jì)，因此半導(dǎo)體器件的工作性能得到了提升。


通過閱讀參照以下附圖所作的對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯 圖I (a)和圖I (b)是根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)的制造方法的兩個(gè)具體實(shí)施方式
的流程圖；圖2至圖5是根據(jù)本發(fā)明的一個(gè)具體實(shí)施方式
按照?qǐng)D1(a)示出的流程制造半導(dǎo)體結(jié)構(gòu)過程中該半導(dǎo)體結(jié)構(gòu)各個(gè)制造階段的剖視結(jié)構(gòu)示意圖；圖6是根據(jù)本發(fā)明的另一個(gè)具體實(shí)施方式
按照?qǐng)D1(a)示出的流程制造半導(dǎo)體結(jié)構(gòu)的最終結(jié)構(gòu)的剖視結(jié)構(gòu)示意圖；圖7至圖9是根據(jù)本發(fā)明的一個(gè)具體實(shí)施方式
按照?qǐng)D1(b)示出的流程制造半導(dǎo)體結(jié)構(gòu)過程中該半導(dǎo)體結(jié)構(gòu)各個(gè)制造階段的剖視結(jié)構(gòu)示意圖。附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)描述。下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡化本發(fā)明的公開，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此夕卜，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識(shí)到其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。由于本發(fā)明提供的半導(dǎo)體結(jié)構(gòu)具有幾種優(yōu)選結(jié)構(gòu)，下面分別對(duì)每一種所述優(yōu)選結(jié)構(gòu)進(jìn)行概述。實(shí)施例一請(qǐng)參考圖5，圖5示出了一種半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括SOI襯底、柵極結(jié)構(gòu)200和半導(dǎo)體層150，其中所述SOI襯底包括SOI層100和BOX層110 ;
柵極結(jié)構(gòu)200形成在SOI層100之上；半導(dǎo)體層150形成在柵極結(jié)構(gòu)200兩側(cè)的所述SOI襯底內(nèi)，該半導(dǎo)體層150與SOI層100和BOX層110相接觸，并延伸至BOX層110內(nèi)。此外，在柵極結(jié)構(gòu)200的兩側(cè)還形成側(cè)墻210。所述SOI襯底至少具有三層結(jié)構(gòu)，分別是體硅層130(圖2中只示出部分所述體硅層130)、體硅層130之上的BOX層110，以及覆蓋在BOX層110之上的SOI層100。其中，所述BOX層110的材料通常選用SiO2, BOX層的厚度通常大于IOOnm ；S0I層100的材料是單晶硅、鍺或III-V族化合物(如碳化硅、砷化鎵、砷化銦或磷化銦等)，本具體實(shí)施方式
中選用的SOI襯底是具有Ultrathin (超薄)SOI層100的SOI襯底，因此該SOI層100的厚度通常小于lOOnm，例如50nm。通常該SOI襯底中還形成有隔離區(qū)120，用于將所述SOI層100分割為獨(dú)立的區(qū)域，用于后續(xù)加工形成晶體管結(jié)構(gòu)所用，隔離區(qū)120的材料是絕緣材料，例如可以選用Si02、Si3N4或其組合，隔離區(qū)120的寬度可以視半導(dǎo)體結(jié)構(gòu)的設(shè)計(jì)需求決定。 在前柵工藝中，柵極結(jié)構(gòu)200包括柵極介質(zhì)層和柵極堆疊，在后柵工藝中，柵極結(jié)構(gòu)200包括偽柵和承載偽柵的柵介質(zhì)層。側(cè)墻210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合適的材料形成。側(cè)墻210可以具有多層結(jié)構(gòu)。側(cè)墻210可以通過沉積-刻蝕工藝形成，其厚度范圍大約是10nm-100nm。半導(dǎo)體層150的材料是多晶硅、非晶硅、硅鍺、非晶硅鍺或其組合，通常進(jìn)行平坦化處理使半導(dǎo)體層150的上平面與柵極結(jié)構(gòu)200的下平面齊平。該半導(dǎo)體層150不僅與SOI層100和BOX層110相接觸，還與隔離區(qū)120相接觸。通常該半導(dǎo)體層150的厚度范圍是 50nm 150nmo可選地，該半導(dǎo)體層150內(nèi)已形成源/漏區(qū)，例如，對(duì)于PMOS來說，源/漏區(qū)可以是P型摻雜的SiGe，對(duì)于NMOS來說，源/漏區(qū)可以是N型摻雜的Si。以上是根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)的一種實(shí)施例，下面給出另一種實(shí)施例。實(shí)施例二請(qǐng)參考圖6，圖6示出了另一種半導(dǎo)體結(jié)構(gòu)，與實(shí)施例一不同的是，圖6示出的半導(dǎo)體結(jié)構(gòu)具有更大面積的半導(dǎo)體層150，該半導(dǎo)體層150的一部分延伸至側(cè)墻210的下方。需要說明是，在同一個(gè)半導(dǎo)體器件之中，根據(jù)制造需要可以包括上述實(shí)施例一至實(shí)施例二提供的任意一種半導(dǎo)體結(jié)構(gòu)或其組合。下文中將結(jié)合本發(fā)明提供的半導(dǎo)體結(jié)構(gòu)的制造方法對(duì)上述實(shí)施例進(jìn)行進(jìn)一步的闡述。請(qǐng)參考圖I (a)，圖I (a)是根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)的制造方法的一個(gè)具體實(shí)施方式
的流程圖，該方法包括步驟SlOl，提供SOI襯底，并在所述SOI襯底上形成柵極結(jié)構(gòu)；步驟S102，刻蝕所述柵極結(jié)構(gòu)兩側(cè)的所述SOI襯底的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進(jìn)入所述BOX層；步驟S103，在所述溝槽內(nèi)形成半導(dǎo)體層。下面結(jié)合圖2至圖5對(duì)步驟SlOl至步驟S103進(jìn)行說明，圖2至圖5是根據(jù)本發(fā)明的一個(gè)具體實(shí)施方式
按照?qǐng)D1(a)示出的流程制造半導(dǎo)體結(jié)構(gòu)過程中該半導(dǎo)體結(jié)構(gòu)各個(gè)制造階段的剖視結(jié)構(gòu)示意圖。需要說明的是，本發(fā)明各個(gè)實(shí)施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。參考圖2和圖3，執(zhí)行步驟S101，提供SOI襯底，并在所述SOI襯底上形成柵極結(jié)構(gòu) 200。首先參考圖2，其中，所述SOI襯底至少具有三層結(jié)構(gòu)，分別是體硅層130(圖1(a)中只示出部分所述體硅層130)、體硅層130之上的BOX層110，以及覆蓋在BOX層110之上的SOI層100。其中，所述BOX層110的材料通常選用SiO2, BOX層的厚度通常大于IOOnm ；S0I層100的材料是單晶硅、Ge或III-V族化合物(如碳化硅、砷化鎵、砷化銦或磷化銦等)，本具體實(shí)施方式
中選 用的SOI襯底是具有Ultrathin (超薄)SOI層100的SOI襯底，因此該SOI層100的厚度通常小于lOOnm，例如50nm。通常該SOI襯底中還形成有隔離區(qū)120，用于將所述SOI層100分割為獨(dú)立的區(qū)域，用于后續(xù)加工形成晶體管結(jié)構(gòu)所用，隔離區(qū)120的材料是絕緣材料，例如可以選用Si02、Si3N4或其組合，隔離區(qū)120的寬度可以視半導(dǎo)體結(jié)構(gòu)的設(shè)計(jì)需求決定。接下來參考圖3，在所述SOI襯底上(具體而言是在SOI層100上)形成柵極結(jié)構(gòu)200，在前柵工藝中，該柵極結(jié)構(gòu)200的形成過程如下形成覆蓋SOI層100和隔離區(qū)120的柵極介質(zhì)層、覆蓋柵極介質(zhì)層的柵金屬層、覆蓋柵金屬層的柵電極層、覆蓋柵電極層的氧化物層、覆蓋氧化物層的氮化物層、以及覆蓋氮化物層并用于繪圖以刻蝕出柵極堆疊的光刻膠層，其中，柵極介質(zhì)層的材料可以是熱氧化層，包括氧化硅、氮氧化硅，也可為高K介質(zhì)，例如 Hf02、HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, A1203、La2O3> ZrO2, LaAlO 中的一種或其組合，其厚度在Inm 4nm之間；柵金屬層的材料可以選用TaC、TiN, TaTbN, TaErN, TaYbN,TaSiN、HfSiN、MoSiN、RuTax、NiTa中的一種或其組合，其厚度在5nm 20nm之間；柵電極層的材料可以選用Poly-Si，其厚度在20nm 80nm之間；氧化物層的材料是SiO2，其厚度在5nm IOnm之間；氮化物層的材料是Si3N4,其厚度在IOnm 50nm之間；光刻膠層的材料可是烯類單體材料、含有疊氮醌類化合物的材料或聚乙烯月桂酸酯材料等。上述多層結(jié)構(gòu)中除所述光刻膠層以外，可以通過化學(xué)氣相沉積(Chemical vapor deposition, CVD)、高密度等離子體CVD、ALD (原子層淀積)、等離子體增強(qiáng)原子層淀積(PEALD)、脈沖激光沉積(PLD)或其他合適的方法依次形成在SOI層100上。光刻膠層構(gòu)圖后可以刻蝕上述多層結(jié)構(gòu)形成如圖3所示的柵極結(jié)構(gòu)200 (在所述SOI襯底上形成柵極線)。在后柵工藝中，柵極結(jié)構(gòu)200包括偽柵和承載偽柵的柵介質(zhì)層，可以在隨后的步驟中進(jìn)行替代柵工藝，移除偽柵以形成所需的柵極堆疊結(jié)構(gòu)。通常地，可以考慮在柵極結(jié)構(gòu)200形成后，在該柵極結(jié)構(gòu)200的兩側(cè)形成側(cè)墻210，用于將柵極結(jié)構(gòu)200隔開。側(cè)墻210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合適的材料形成。側(cè)墻210可以具有多層結(jié)構(gòu)。側(cè)墻210可以通過沉積-刻蝕工藝形成，其厚度范圍大約是10nm-100nm。請(qǐng)參考圖4，執(zhí)行步驟S102，刻蝕柵極結(jié)構(gòu)200兩側(cè)的所述SOI襯底的SOI層100和BOX層110，以形成暴露BOX層110的溝槽140，該溝槽140至少部分進(jìn)入BOX層110。具體而言，使用合適的刻蝕工藝首先移除柵極結(jié)構(gòu)200兩側(cè)的SOI層100，然后移除暴露出來的一部分BOX層110，以形成溝槽140，因此溝槽140不僅暴露了 BOX層110余下的部分，并且在空間上部分地替代未經(jīng)刻蝕的BOX層110，即溝槽140部分進(jìn)入BOX層110。溝槽140的深度是刻蝕掉的SOI層100的厚度與刻蝕掉的部分BOX層110的厚度之和，就本具體實(shí)施方式
選用的SOI襯底而言，通常BOX層110的厚度大于lOOnm，Ultrathin SOI層的厚度為20nm 30nm，因此溝槽140的深度范圍在50nm 150nm之間。由于該溝槽140在步驟S103中將要填充半導(dǎo)體層以便后續(xù)在其中形成源/漏區(qū)，基于擴(kuò)大源/漏區(qū)的考慮，可以刻蝕柵極結(jié)構(gòu)200與隔離區(qū)120之間的所有SOI層100和部分BOX層110，如圖4所示，形成的溝槽140暴露部分隔離區(qū)120，因此填充的所述半導(dǎo)體層的面積也較大。請(qǐng)參考圖5，執(zhí)行步驟S103，在溝槽140內(nèi)形成半導(dǎo)體層150，優(yōu)選地，可以控制半導(dǎo)體層150的厚度，使得該半導(dǎo)體層150的上平面與柵極結(jié)構(gòu)200的下平面齊平(本發(fā)明中的術(shù)語“齊平”指的是兩者之間的高度差在工藝誤差允許的范圍內(nèi))。該半導(dǎo)體層150的材料可以選用多晶硅、非晶硅、硅鍺、非晶硅鍺或其組合?？蛇x地，圖1(a)所示的方法還包括步驟S104，在所述半導(dǎo)體層150內(nèi)形成源/漏區(qū)，源/漏區(qū)可以通過向半導(dǎo)體層150中注入P型或N型摻雜物或雜質(zhì)而形成，例如，對(duì)于PMOS來說，源/漏區(qū)可以是P型摻雜的SiGe,對(duì)于NMOS來說，源/漏區(qū)可以是N型摻雜的Si。源/漏區(qū)可以由包括光刻、離子注入、擴(kuò)散和/或其他合適工藝的方法形成。
圖3至圖5示出的實(shí)施例中，在形成溝槽140之前先形成了側(cè)墻210，在形成溝槽140時(shí)，側(cè)墻210保護(hù)了其下的SOI層100和BOX層110不受刻蝕，因此圖4示出的半導(dǎo)體結(jié)構(gòu)中，溝槽140靠近側(cè)墻210的側(cè)壁停止在與側(cè)墻210齊平的平面上。請(qǐng)參考圖6，圖6是根據(jù)本發(fā)明的另一個(gè)具體實(shí)施方式
按照?qǐng)DI (a)示出的流程制造半導(dǎo)體結(jié)構(gòu)的最終結(jié)構(gòu)的剖視結(jié)構(gòu)示意圖，在本具體實(shí)施方式
中，先形成溝槽140，再形成半導(dǎo)體層150，最后才在柵極結(jié)構(gòu)200的兩側(cè)形成側(cè)墻210，因此溝槽140靠近柵極結(jié)構(gòu)200的側(cè)壁停止在與柵極結(jié)構(gòu)200的側(cè)壁齊平的平面上。圖6示出的半導(dǎo)體結(jié)構(gòu)的最終結(jié)構(gòu)可以看出，形成的半導(dǎo)體層150部分處于側(cè)墻210下方，因此擴(kuò)大了半導(dǎo)體層150的面積。關(guān)于圖6中其他部分的說明可以參考前文中相關(guān)部分的說明，在此不再贅述。請(qǐng)參考圖1(b)，圖1(b)是根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)的制造方法的另一個(gè)具體實(shí)施方式
的流程圖，該方法包括S201，提供SOI襯底，在該SOI襯底上覆蓋掩膜，所述掩膜掩蓋的區(qū)域?yàn)轭A(yù)定形成柵極線的區(qū)域；S202，刻蝕所述掩膜兩側(cè)的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進(jìn)入所述BOX層；S203，在所述溝槽內(nèi)形成半導(dǎo)體層；S204，移除所述掩膜以暴露其掩蓋的區(qū)域，在該區(qū)域上形成柵極結(jié)構(gòu)。下面結(jié)合圖7至圖9對(duì)步驟S201至步驟S204進(jìn)行說明，圖7至圖9是根據(jù)本發(fā)明的一個(gè)具體實(shí)施方式
按照?qǐng)D1(b)示出的流程制造半導(dǎo)體結(jié)構(gòu)過程中該半導(dǎo)體結(jié)構(gòu)各個(gè)制造階段的剖視結(jié)構(gòu)示意圖。需要說明的是，本發(fā)明各個(gè)實(shí)施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。執(zhí)行步驟S201，提供SOI襯底，通常該SOI襯底中還形成有隔離區(qū)120。上述SOI襯底以及隔離區(qū)120與步驟SlOl所述的SOI襯底以及隔離區(qū)120相同或相似，在此不再贅述。在SOI襯底上覆蓋掩膜400，通常選用光刻膠為掩膜。然后，通過光刻工藝，將光刻膠掩膜圖案化，進(jìn)而，利用圖案化的光刻膠掩膜，通過刻蝕工藝，形成希望的形狀，本發(fā)明中即為柵極線的形狀。執(zhí)行步驟S202，刻蝕所述SOI襯底上所述掩膜未覆蓋的區(qū)域的SOI層和BOX層，以形成暴露所述BOX層溝槽，該溝槽部分進(jìn)入所述BOX層，如圖7所示，所述溝槽140的深度的范圍是50nm 150nm。步驟S203，在所述溝槽內(nèi)形成半導(dǎo)體層，如圖8所示。所述半導(dǎo)體層150的材料包
括多晶娃、非晶娃、娃錯(cuò)、非晶娃錯(cuò)或其組合。上述步驟S202和步驟S203中用到的方法工藝以及材料與圖I (a)所示的方法中 使用的方法工藝以及材料相同或相似，可以參考本說明書相關(guān)部分的說明，在此不再贅述。執(zhí)行步驟S204，移除所述掩膜以暴露其掩蓋的區(qū)域，在該區(qū)域上形成柵極結(jié)構(gòu)。優(yōu)選的，可以在去除光刻膠后，執(zhí)行平坦化操作，之后在去除光刻膠的區(qū)域形成柵極結(jié)構(gòu)200。可選的，還可以在柵極結(jié)構(gòu)200的兩側(cè)形成側(cè)墻210?？蛇x的，還可以在SOI襯底中進(jìn)一步形成源/漏區(qū)。除了移除光刻膠的工藝外，步驟S204的其他部分可以參考前文中相關(guān)部分的說明，在此不再贅述。本發(fā)明提供的半導(dǎo)體結(jié)構(gòu)及其制造方法在Ultrathin SOI襯底上形成溝槽，并在該溝槽內(nèi)填充半導(dǎo)體材料形成半導(dǎo)體層，以便后續(xù)在其中形成源/漏區(qū)，由于源/漏區(qū)與柵極的距離增加，則兩者之間的電容大大減小，甚至可以忽略不計(jì)，因此半導(dǎo)體器件的工作性能得到了提升。雖然關(guān)于示例實(shí)施例及其優(yōu)點(diǎn)已經(jīng)詳細(xì)說明，應(yīng)當(dāng)理解在不脫離本發(fā)明的精神和所附權(quán)利要求限定的保護(hù)范圍的情況下，可以對(duì)這些實(shí)施例進(jìn)行各種變化、替換和修改。對(duì)于其他例子，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)容易理解在保持本發(fā)明保護(hù)范圍內(nèi)的同時(shí)，工藝步驟的次序可以變化。此外，本發(fā)明的應(yīng)用范圍不局限于說明書中描述的特定實(shí)施例的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開內(nèi)容，作為本領(lǐng)域的普通技術(shù)人員將容易地理解，對(duì)于目前已存在或者以后即將開發(fā)出的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對(duì)應(yīng)實(shí)施例大體相同的功能或者獲得大體相同的結(jié)果，依照本發(fā)明可以對(duì)它們進(jìn)行應(yīng)用。因此，本發(fā)明所附權(quán)利要求旨在將這些工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟包含在其保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于，該方法包括 a)提供SOI襯底，并在所述SOI襯底上形成柵極結(jié)構(gòu)(200)； b)刻蝕所述柵極結(jié)構(gòu)(200)兩側(cè)的所述SOI襯底的SOI層(100)和BOX層(110)，以形成暴露所述BOX層(110)的溝槽(140)，該溝槽(140)部分進(jìn)入所述BOX層(110)； c)在所述溝槽(140)內(nèi)形成半導(dǎo)體層(150)。
2.—種半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于，該方法包括 a)提供SOI襯底，在該SOI襯底上覆蓋掩膜(400)，所述掩膜掩蓋的區(qū)域?yàn)轭A(yù)定形成柵極線的區(qū)域； b)刻蝕所述掩膜(400)兩側(cè)的SOI層(100)和BOX層(110)，以形成暴露所述BOX層 (110)溝槽(140)，該溝槽(140)部分進(jìn)入所述BOX層(110)； c)在所述溝槽(140)內(nèi)形成半導(dǎo)體層(150)； d)移除所述掩膜以暴露其掩蓋的區(qū)域，在該區(qū)域上形成柵極結(jié)構(gòu)(200)。
3.根據(jù)權(quán)利要求I或2所述的方法，其特征在于，該方法還包括 在形成所述柵極結(jié)構(gòu)(200)后，在所述柵極結(jié)構(gòu)(200)的兩側(cè)形成側(cè)墻(210)。
4.根據(jù)權(quán)利要求I或2所述的方法，其特征在于 所述溝槽(140)的深度的范圍是50nm 150nm。
5.根據(jù)權(quán)利要求I或2所述的方法，其特征在于 所述溝槽(140)暴露部分所述SOI襯底的隔離區(qū)(120)。
6.根據(jù)權(quán)利要求I或2所述的方法，其特征在于 所述半導(dǎo)體層(150)的材料包括多晶硅、非晶硅、硅鍺、非晶硅鍺或其組合。
7.根據(jù)權(quán)利要求I或2所述的方法，其特征在于，該方法還包括 在所述半導(dǎo)體層(150)內(nèi)形成源/漏區(qū)。
8.一種半導(dǎo)體結(jié)構(gòu)，其特征在于，該半導(dǎo)體結(jié)構(gòu)包括SOI襯底、柵極結(jié)構(gòu)(200)和半導(dǎo)體層(150)，其中 所述SOI襯底包括SOI層(100)和BOX層(110)； 所述柵極結(jié)構(gòu)(200)形成在所述SOI層(100)之上； 所述半導(dǎo)體層(150)形成在所述柵極結(jié)構(gòu)(200)兩側(cè)的所述SOI襯底內(nèi)，該半導(dǎo)體層(150)與所述SOI層(100)和BOX層(110)相接觸，并延伸至所述BOX層(110)內(nèi)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，該半導(dǎo)體結(jié)構(gòu)還包括 形成在所述柵極結(jié)構(gòu)(200)兩側(cè)的側(cè)墻(210)。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其特征在于 所述半導(dǎo)體層(150)的厚度的范圍是50nm 150nm。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其特征在于 所述半導(dǎo)體層(150)還與所述SOI襯底的隔離區(qū)(120)相接觸。
12.根據(jù)權(quán)利要求8、10或11所述的半導(dǎo)體結(jié)構(gòu)，其特征在于 所述半導(dǎo)體層(150)的材料包括多晶硅、非晶硅、硅鍺、非晶硅鍺或其組合。
13.根據(jù)權(quán)利要求8或12所述的半導(dǎo)體結(jié)構(gòu)，其特征在于 所述半導(dǎo)體層(150)內(nèi)具有源/漏區(qū)。
全文摘要
本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法包括提供SOI襯底，并在所述SOI襯底上形成柵極結(jié)構(gòu)；刻蝕所述柵極結(jié)構(gòu)兩側(cè)的所述SOI襯底的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進(jìn)入所述BOX層；在所述溝槽內(nèi)形成半導(dǎo)體層。相應(yīng)地，本發(fā)明還提供了使用上述方法制造的半導(dǎo)體結(jié)構(gòu)。本發(fā)明提供的半導(dǎo)體結(jié)構(gòu)及其制造方法在Ultrathin SOI襯底上形成溝槽，并在該溝槽內(nèi)填充半導(dǎo)體材料形成半導(dǎo)體層，以便后續(xù)在其中形成源/漏區(qū)，由于源/漏區(qū)與柵極的距離增加，則兩者之間的電容大大減小，甚至可以忽略不計(jì)，因此半導(dǎo)體器件的工作性能得到了提升。
文檔編號(hào)H01L29/78GK102856197SQ20111017547
公開日2013年1月2日 申請(qǐng)日期2011年6月27日 優(yōu)先權(quán)日2011年6月27日
發(fā)明者朱慧瓏, 尹海洲, 駱志炯 申請(qǐng)人:中國科學(xué)院微電子研究所, 北京北方微電子基地設(shè)備工藝研究中心有限責(zé)任公司