專利名稱：半導(dǎo)體器件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及分立半導(dǎo)體器件，更具體地說，本發(fā)明涉及溝槽接觸型垂直分立半導(dǎo)體器件(vertical discrete semiconductor device with trench contacts)及其制作方法。
背景技術(shù)：
在一些模擬芯片應(yīng)用場合，常常將集成電路晶片和分立器件晶片封裝在一起， 這些分立器件晶片包括金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，結(jié)型場效應(yīng)晶體管 (JFET)和/或其他合適的器件。在一些應(yīng)用場合，常常需要把電路晶片和分立器件晶片的接觸墊(contact Pad)集成在同一側(cè)。橫向器件很容易滿足此要求，比如橫向雙擴(kuò)散金屬氧化物半導(dǎo)體場效應(yīng)晶體管(LDM0Q。但是，在其他一些應(yīng)用場合，很難滿足此要求。例如， 分立器件常要求較低的導(dǎo)通電阻(RON)和較小的面積(AREA)，因此參數(shù)R0NXAREA非常重要。因?yàn)槁O或陰極常包括整個(gè)晶片底面，所以諸如集成了肖特基二極管的垂直金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)、垂直結(jié)型場效應(yīng)晶體管(JFET)或場效應(yīng)晶體管(FET)相比于LDM0S，能夠降低成本并減小導(dǎo)通電阻RON。因此，在一些共同封裝的產(chǎn)品應(yīng)用場合，需要垂直分立晶片的底面漏/陰極通過過孔與晶片的頂面接觸。圖IA所示為根據(jù)現(xiàn)有技術(shù)的作為示例的常規(guī)垂直MOSFET 100的截面圖。MOSFET 器件100包括器件底面的重?fù)诫sN+襯底10，作為漏極。而在器件頂面，柵區(qū)12、P型體區(qū) 13以及N型源區(qū)11均制作在N-外延層15中。在如圖IA所示的實(shí)施例中，通過在N-外延層15的溝槽中填充多晶硅形成柵區(qū)12。柵區(qū)12溝槽的側(cè)壁四周為柵極氧化物120，其將柵區(qū)12同P型體區(qū)13和N-外延層15隔開。在體區(qū)13內(nèi)從頂面向下形成N+源區(qū)11，源區(qū)11與柵區(qū)12的柵極氧化物120相鄰。源區(qū)11通過導(dǎo)電互連111連接在一起，并電連接至一個(gè)或者多個(gè)源接觸墊1110， 從而形成源電極S。柵區(qū)12通過導(dǎo)電互連(未示出)連接在一起，并連接至一個(gè)或多個(gè)柵接觸墊，從而形成柵電極G。與襯底10的整個(gè)底面接觸的金屬層形成漏電極D。在一個(gè)實(shí)施例中，導(dǎo)電互連和接觸墊由金屬組成，比如金屬銅。源區(qū)11和體區(qū)13被短接。如圖IA 所示，溝槽112位于N+源區(qū)11之間，并延伸進(jìn)P型體區(qū)13，接著將在溝槽112中淀積金屬形成源接觸和源極互連111。體區(qū)13和源區(qū)11被電短接，并通過源極互連111被布置在源接觸墊1110上。如圖IB所示，在其他常規(guī)器件中，可通過延伸的源接觸對(duì)源區(qū)11和體區(qū)13進(jìn)行短接。在這個(gè)方法中，源極互連IllB具有延伸的接觸區(qū)，該接觸區(qū)與源區(qū)11和體區(qū)13電接觸。圖IC中，在P型體區(qū)13和源區(qū)11上可選地形成P+體接觸區(qū)131，以短接源區(qū)11和體區(qū)13。但是，由于P+體接觸區(qū)需要較大的接觸，因此圖IC中實(shí)施例的單元面積比圖IA 中的實(shí)施例的大。圖2所示為根據(jù)現(xiàn)有技術(shù)的一種常規(guī)分立垂直器件200的俯視圖。源板21和柵板22布置在頂面上，源板21通過互連與垂直器件的源區(qū)上層接觸。在一個(gè)實(shí)施例中，源板形成部分互連結(jié)構(gòu)。柵板22通過互連與垂直器件的柵區(qū)上層接觸。在源板21上形成源接觸墊211，在柵板22上形成柵接觸墊221。同樣地，垂直器件的柵極和源極通過分離的柵板和源板隔開，互相電絕緣。垂直器件的漏/陰極在分立器件晶片200襯底的底面，同時(shí)漏板布置在分立器件晶片200的底面。 在典型器件中，在整個(gè)底面覆蓋一層金屬作為漏極。

發(fā)明內(nèi)容
本發(fā)明提供了一種半導(dǎo)體器件，包括垂直器件和一個(gè)溝槽。其中，垂直器件的襯底在底面，且具有與底面相對(duì)的頂面；溝槽填充導(dǎo)電材料，從頂面延伸至底面襯底。本發(fā)明所述的半導(dǎo)體器件，導(dǎo)電材料是鎢。本發(fā)明所述的半導(dǎo)體器件，襯底作為漏極。本發(fā)明所述的半導(dǎo)體器件，垂直器件是垂直M0SFET。本發(fā)明所述的半導(dǎo)體器件，進(jìn)一步包括在器件頂面上的多個(gè)具有第一摻雜類型的源區(qū)，以及至少一個(gè)柵區(qū)。本發(fā)明所述的半導(dǎo)體器件，進(jìn)一步包括外延層，具有第一摻雜類型且形成在襯底上；多個(gè)體區(qū)，具有第二摻雜類型。體區(qū)和溝槽均形成在外延層中，且每個(gè)源區(qū)分別形成在每個(gè)體區(qū)內(nèi)。本發(fā)明所述的半導(dǎo)體器件，柵極是溝槽柵極，形成在外延層中，柵極被覆蓋一層氧化物并被填充多晶硅。本發(fā)明所述的半導(dǎo)體器件，進(jìn)一步包括延伸進(jìn)體區(qū)的多個(gè)接觸層，接觸層端短接源區(qū)和體區(qū)。本發(fā)明所述的半導(dǎo)體器件，溝槽在雙梳形結(jié)構(gòu)中。本發(fā)明所述的半導(dǎo)體器件，進(jìn)一步包括柵板，形成于器件頂面；漏板，形成在器件頂面；以及多個(gè)源板，形成在器件頂面。本發(fā)明所述的半導(dǎo)體器件，漏板在雙梳形結(jié)構(gòu)中。本發(fā)明所述的半導(dǎo)體器件，漏板具有多個(gè)漏接觸墊，分別對(duì)應(yīng)在雙梳形結(jié)構(gòu)的每個(gè)指形上。本發(fā)明所述的半導(dǎo)體器件，每個(gè)柵板和柵區(qū)電短接，每個(gè)漏板和導(dǎo)電材料電短接， 每個(gè)源板和源區(qū)電短接。本發(fā)明所述的半導(dǎo)體器件，垂直器件是垂直JFET。本發(fā)明所述的半導(dǎo)體器件，垂直器件是具有集成肖特基二極管的垂直FET。本發(fā)明還提供了一種制造半導(dǎo)體器件的方法，包括形成垂直器件，垂直器件具有包含襯底的底面和與底面相對(duì)的頂面；形成從頂面向底面延伸的溝槽，并延伸進(jìn)襯底；以及用導(dǎo)電材料填充溝槽。本發(fā)明所述的方法，其特征在于，填充溝槽包括向溝槽中填充鎢。本發(fā)明所述的方法，進(jìn)一步包括，采用普通掩膜形成溝槽并填充溝槽。本發(fā)明所述的方法，形成垂直器件包含在N+襯底上形成N-外延層；刻蝕N-外延層形成多個(gè)具有側(cè)壁的溝槽；在溝槽側(cè)壁形成二氧化硅；用多晶硅填充溝槽形成多個(gè)柵區(qū)；在N+襯底中擴(kuò)散P型物質(zhì)，形成多個(gè)體區(qū)；以及在體區(qū)中擴(kuò)散N型物質(zhì)，形成多個(gè)源區(qū)。
本發(fā)明所述的方法，進(jìn)一步包括在頂面形成柵板、源板和漏板。其特征在于，柵板與柵區(qū)結(jié)束，源板和源區(qū)接觸，漏板和溝槽中的導(dǎo)電材料接觸。


附圖作為說明書的一部分，對(duì)本發(fā)明實(shí)施例進(jìn)行說明，并與實(shí)施例一起對(duì)本發(fā)明的原理進(jìn)行解釋。為了更好地理解本發(fā)明，將根據(jù)以下附圖對(duì)本發(fā)明進(jìn)行詳細(xì)描述。圖IA-圖IC所示為根據(jù)現(xiàn)有技術(shù)的常規(guī)垂直MOSFET示意圖。圖2為圖IA所示常規(guī)垂直MOSFET布圖。圖3所示為根據(jù)本發(fā)明實(shí)施例的多晶片封裝示意圖。圖4A所示為根據(jù)本發(fā)明實(shí)施例的一個(gè)溝槽接觸型垂直MOSFET的截面圖。圖4B所示為根據(jù)本發(fā)明實(shí)施例的另一個(gè)溝槽接觸型垂直MOSFET的截面圖。圖5A所示為根據(jù)本發(fā)明實(shí)施例的一個(gè)溝槽接觸型JFET的截面圖。圖5B所示為根據(jù)本發(fā)明實(shí)施例的另一個(gè)溝槽接觸型JFET的截面圖。圖6所示為根據(jù)本發(fā)明實(shí)施例的一個(gè)垂直半導(dǎo)體器件的布圖。圖7A-圖7E為根據(jù)本發(fā)明實(shí)施例的另一個(gè)垂直半導(dǎo)體器件制作工藝示意圖。在不同的附圖中，相同的參數(shù)符號(hào)代表相同的器件，同時(shí)應(yīng)了解，這些附圖并不是完全按比例繪制的。
具體實(shí)施例方式本發(fā)明將在下文中結(jié)合附圖全面描述頂面接觸型垂直半導(dǎo)體器件及其制造方法的各個(gè)實(shí)施例。在下面，術(shù)語“垂直半導(dǎo)體器件”一般涉及到MOSFET、JFET、FET、雙擴(kuò)散 MOSFET(VDMOS)和/或其他合適的半導(dǎo)體器件。雖然本發(fā)明闡述了大量實(shí)施例以及制作方法，但應(yīng)理解為這并非意指將本發(fā)明限定于參考圖3-7E給出的這些實(shí)施例中，相反，本發(fā)明意在涵蓋由所附權(quán)利要求所界定的本發(fā)明精神和范圍內(nèi)所定義的各種可選方案、修改方案和等同方案。圖3所示為根據(jù)本發(fā)明實(shí)施例的多晶片封裝300的示意圖。如圖3所示，封裝300 包含與集成電路晶片32共同封裝的分立垂直器件晶片31。在一個(gè)實(shí)施例中，垂直器件晶片 31包含功率分立器件，諸如VDMOS或垂直JFET。集成電路晶片32可包含控制功率分立電路開和關(guān)的控制器。垂直器件晶片31的底面310充當(dāng)漏/陰極。漏/陰電極的漏/陰極接觸墊312、源電極的源極接觸墊以及柵電極的柵極接觸墊形成在同一表面上，其被稱為頂面。為了在垂直器件晶片31的頂面形成漏接觸墊312，同時(shí)又具有較低的導(dǎo)通電阻，可通過在溝槽中填充導(dǎo)電材料(比如鎢)，使垂直器件的漏/陰極電連接至頂面。如圖3所示，通過溝槽將漏極接觸至頂面，垂直器件晶片31和集成電路晶片32粘貼在引線框30上，并通過鍵合線(bonding wire)與同一邊引線33相接。在一個(gè)實(shí)施例中， 可通過在垂直器件晶片31和基底盤(paddle) 30之間放置絕緣電介質(zhì)材料，使垂直器件晶片31的襯底底面與引線框的基底盤30電絕緣。這樣，垂直器件晶片31和集成電路晶片32 放置在相同基底盤30上，有利于在頂面為集成電路晶片32供電，在底面為分立器件晶片31 供電。垂直分立器件晶片31的漏極接觸墊312和集成電路晶片32的漏極接觸墊322的頂面，通過鍵合線311和321連接至引線33。圖4A所示為根據(jù)本發(fā)明實(shí)施例的溝槽接觸型垂直MOSFET的截面圖。與圖IA所示的垂直MOSFET 100相比，垂直MOSFET 400進(jìn)一步包括填充導(dǎo)電材料440的溝槽44，用于將襯底40連接至頂面。因此，漏電極D從底面轉(zhuǎn)至頂面。在所示實(shí)施例中，垂直MOSFET 400為具有底面襯底40的VDM0S。底面襯底40為 N型重?fù)诫s，用作VDMOS的漏極。N-外延層45形成在N+襯底40上，在N-外延層45中，從頂面向下形成體區(qū)43、源區(qū)41和柵區(qū)42。在一個(gè)實(shí)施例中，在N-外延層45中形成用于柵區(qū)42的溝槽，將在柵極溝槽的側(cè)壁和底部形成柵極氧化物420，接著將在溝槽中填充多晶硅以形成柵區(qū)42。此外， :鄰柵區(qū) 42的柵極氧化物420形成P型體區(qū)43。接著在體區(qū)43中頂面上形成源區(qū)41。在一個(gè)實(shí)施例中，源接觸延伸過源區(qū)41進(jìn)入體區(qū)43，并被填充金屬形成源極互連層411，從而使得體區(qū)43和源區(qū)41被短接。在另一個(gè)實(shí)施例中，通過延長接觸對(duì)體區(qū)43和源區(qū)41進(jìn)行短接，如圖IB和1C。源區(qū)41通過導(dǎo)電互連411互連在一起作為源電極S。柵區(qū)42通過導(dǎo)電互連(未示出)層互連接在一起作為柵電極G。當(dāng)給柵區(qū)42施加高的柵極電壓時(shí)，靠近柵區(qū)42的P 型體區(qū)43轉(zhuǎn)換為N型，形成N型通道。當(dāng)施加正的源漏電壓VSD時(shí)，電流通過該通道從源極41流向N+漏極40。繼續(xù)參見圖4A，垂直MOSFET 400進(jìn)一步包括從頂面延伸至N+襯底40的溝槽44。 在溝槽44中填充導(dǎo)電材料，將垂直MOSFET 400的漏極40連接至垂直MOSFET 400的頂面。 在一個(gè)實(shí)施例中，導(dǎo)電材料為鎢440，漏極襯底40通過鎢440連接至頂面。在一個(gè)實(shí)施例中，如圖4B所示的半導(dǎo)體器件400B，溝槽44形成在N+區(qū)和兩個(gè)柵區(qū)42之間。對(duì)于這個(gè)實(shí)施例，在光刻掩膜制作半導(dǎo)體器件400B的源區(qū)41和柵區(qū)42時(shí)，可選擇與圖IA所示垂直MOSFET 100相同的掩膜。用于連接襯底40和頂面的溝槽44較窄，溝槽44的深度部分地取決于垂直MOSFET 400的深度。在一個(gè)實(shí)施例中，對(duì)于擊穿電壓為30V的垂直M0SFET，其刻蝕深度為2 3 μ m， 寬度為0. 5 1 μ m。雖然可以通過深擴(kuò)散N型重?fù)诫s使襯底40連接至垂直MOSFET 400的頂面，但是橫向擴(kuò)散會(huì)導(dǎo)致形成較大接觸面積。相對(duì)于深擴(kuò)散，使用鎢填充溝槽44用以與 N+襯底連接，由于寬度較小，電阻較低，又無橫向擴(kuò)散，形成的接觸面積較小。圖4A所示的垂直分立器件采用溝槽柵極DMOS器件作為一個(gè)實(shí)施例。但是，其他垂直器件，比如常規(guī)的薄膜柵極VDM0S、垂直JFET、肖特基二極管垂直FET或其他襯底漏/ 陰極器件也可運(yùn)用在本發(fā)明所述的溝槽連接頂面和漏/陰極的場合。在本發(fā)明所述的另一個(gè)實(shí)施例中，垂直器件也可以是如圖5A和圖5B所示的垂直 JFET器件。垂直JFET 500包括作為漏極的底面襯底50、N型重?fù)诫s源區(qū)51、柵區(qū)52以及至少一個(gè)從頂面開至襯底50的溝槽。在溝槽M中填充導(dǎo)電材料，比如鎢M0，用于將襯底 50連接至頂面。垂直JFET 500進(jìn)一步包括生長在襯底50上的N-外延層55，其中，柵區(qū)52 和源區(qū)51形成在N-外延層55中。器件正常工作時(shí)，柵區(qū)52被浮置，在源區(qū)51和襯底50之間將形成一條導(dǎo)電通道， 當(dāng)在漏極和源極之間施加正或負(fù)的漏源電壓VDS，電流將從源區(qū)51流至漏極50或從漏極 50流至源區(qū)51。當(dāng)在柵區(qū)52施加負(fù)電壓VGD，N型外延層55靠近柵區(qū)52的區(qū)域?qū)⒈缓谋M，源極和漏極之間的導(dǎo)通電阻RON增大，當(dāng)柵區(qū)52施加足夠的負(fù)電壓時(shí)，導(dǎo)電通道被完全夾斷。對(duì)于垂直JFET 500，當(dāng)其正常工作時(shí)，通過溝槽將漏極連接至頂層給器件增加了較小的電阻。在一個(gè)實(shí)施例中，如圖5B所示的半導(dǎo)體器件500B，在N型區(qū)和兩個(gè)柵區(qū)52之間制作溝槽M。對(duì)于這個(gè)實(shí)施例，對(duì)于沒有頂層漏極的垂直JFET，半導(dǎo)體器件500B在用光刻膠掩膜制作源區(qū)51和柵區(qū)52時(shí)，可用相同的掩膜。圖6所示為根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體器件600的頂面布圖。在一個(gè)實(shí)施例中，垂直器件600可以是圖4A中所示的VDMOS 400。在另一個(gè)實(shí)施例中，垂直器件600可以是圖5A所示的垂直JFET 500。垂直器件600也可以是其他具有底面漏極或陰極的垂直分立器件。如圖6所示布圖，垂直器件600包括柵板(gate plate)62、多個(gè)源板61和漏板 64。與圖2所示布圖不同，半導(dǎo)體器件600的布圖進(jìn)一步包括漏板64，其環(huán)繞在布圖四周呈雙梳形(bi-comb pattern)，源板被分隔為源板61的多個(gè)分離段。柵板62、源板61以及漏板64由金屬構(gòu)成，比如銅。在一個(gè)實(shí)施例中，柵板62連接至垂直器件600的柵區(qū)，每個(gè)源板61連接至垂直器件600的源區(qū)。換句話說，在源板61 下面，源區(qū)也因此被分隔為多個(gè)N+源區(qū)。漏板64通過填充導(dǎo)電材料(比如鶴)的溝槽連接至垂直器件600的襯底漏極。在一個(gè)實(shí)施例中，柵板62、源板61和漏板64均連接至柵區(qū)，其中，垂直器件600的源區(qū)和鎢通過各自的互連層連接至柵區(qū)。在另一個(gè)實(shí)施例中，柵板62、源板61和漏板64包括部分互連層。繼續(xù)參見圖6，在一個(gè)實(shí)施例中，在漏板64下面，填充暗灰色的圖格所示為溝槽 640，其達(dá)到垂直器件600的襯底并被填充鎢，。因此，垂直器件600的襯底和頂層漏板64 通過鎢短接。如圖6所示實(shí)施例中，溝槽/漏板64布置為雙梳形，其包括兩個(gè)梳形642和 643。左梳形642具有左邊緣線6421和多個(gè)指形結(jié)構(gòu)6422，其中多個(gè)指形結(jié)構(gòu)6422從左邊緣線6421單向向右延伸至柵板62，但未到達(dá)柵區(qū)62的區(qū)域。右梳形643具有右邊緣線 6431和多個(gè)指形結(jié)構(gòu)6432，其中多個(gè)指形結(jié)構(gòu)6432從右邊緣線6431單向向左延伸至柵板62，但未到達(dá)柵區(qū)62的區(qū)域。在所示的實(shí)施例中，兩個(gè)梳形結(jié)構(gòu)642和643互連在一起作為一個(gè)閉環(huán)。由于在溝槽64中填充鎢，因此垂直器件600底面襯底上的漏極被連接至頂層。在一個(gè)雙梳形結(jié)構(gòu)實(shí)施例中，用于填充溝槽64的鎢分散在整個(gè)布線板上，因此，每一部分上增添的量很小，電阻較低，且漏極連接至頂層的R0NXAREA值較小。在如圖4A和圖6 所示的實(shí)施例中，晶片面積僅為擴(kuò)散解決方案下晶片面積的33%。繼續(xù)參見圖6，在一個(gè)實(shí)施例中，將在漏板64上靠近芯片邊緣的地方形成漏接觸墊641，用于導(dǎo)線鍵合，其中每個(gè)雙梳形結(jié)構(gòu)的指形結(jié)構(gòu)上都將形成一個(gè)漏接觸墊641。同樣，在源板61的每一段處將形成源接觸墊611，用于導(dǎo)線鍵合。在其他實(shí)施例中，接觸墊 641,611和621還可通過凸點(diǎn)連接至引線框或其他部件上。由于通過溝槽連接至頂層的漏極布置在整個(gè)布線層上，源極被漏板/溝槽62分為多個(gè)分立的區(qū)域。擊穿電壓30V且底面漏極接觸的常規(guī)VDMOS，其RONXAREA值為7 15毫歐.平方毫米，這取決于多個(gè)變化的參數(shù)，比如電容，非鉗位感性開關(guān)等。而通過深擴(kuò)散方案的具有頂層漏極的LDMOS或普通VDMOS，其RONXAREA值為25 35毫歐.平方毫米。如圖4A 所示的通過填充鎢的溝槽將漏極連接至頂層的垂直VDM0S，其R0NXAREA值為10 25毫歐.平方毫米，這小于LDMOS和深擴(kuò)散方案的。
在一個(gè)實(shí)施例中，參見圖2，垂直分立FET的面積約為2mm2，VDMOS的阻值為5毫歐，所以其R0NXAREA值為10毫歐.平方毫米。參見圖5，源的每一段約為75毫歐。每一塊N+襯底和垂直溝槽的阻值約為35 40毫歐，因此每一塊總的導(dǎo)通電阻值RON為110 115毫歐而非75毫歐，此處N+襯底和垂直溝槽組成的R0NXAREA值減小了 50%。而由于漏板和漏接觸墊減小的面積約為15 20%，因此總的R0NXAREA值減小了 70%。因此，在這個(gè)實(shí)施例中，對(duì)于RONX AREA值為10毫歐.平方毫米，擊穿電壓為30V的分立FET，通過使用較窄溝槽的方法將分立FET的N+襯底漏極連接至頂層，其RONXAREA值約變?yōu)?7毫歐.平方毫米。圖6所示的布圖僅用于示例說明，漏板64可包含任何數(shù)量的指形結(jié)構(gòu)。在本發(fā)明的另一個(gè)實(shí)施例中，整個(gè)布圖包括多個(gè)重復(fù)的如圖6所示的圖形結(jié)構(gòu)，圖6的布圖只是整個(gè)布圖的一部分。圖7A-圖7E所示為根據(jù)本發(fā)明實(shí)施例，由溝槽將漏極連接至頂層的垂直器件的制作方法。在圖7A中，將制作垂直半導(dǎo)體器件710，其中，垂直器件可以是任何具有底面襯底作為漏極或陰極的器件，比如，具有底面陰極的VDM0S，垂直JFET或垂直FET。圖7A所示垂直半導(dǎo)體器件710為溝槽柵極VDMOS。VDMOS包括N+襯底70作為漏極。在襯底70上將形成N-外延層75，在N-外延層75里，將形成P型體區(qū)73，N+源區(qū)71 和填充多晶硅的溝槽柵區(qū)72。氧化層720將每一個(gè)柵區(qū)72同體區(qū)73和外延層75隔開。在一個(gè)實(shí)施例中，制作方法進(jìn)一步包括在N+襯底70上制作N-外延層75，刻蝕外延層75的頂面形成柵極72的溝槽；在溝槽的側(cè)壁生長氧化層720 ；在溝槽中填充多晶硅形成柵區(qū)72 ；擴(kuò)散P型物質(zhì)形成體區(qū)73，其中體區(qū)73與柵區(qū)72的柵極氧化層720相鄰，不會(huì)延伸至柵區(qū)72下面；擴(kuò)散N型物質(zhì)進(jìn)入體區(qū)表面區(qū)域形成N+源區(qū)71。在一個(gè)實(shí)施例中， 體區(qū)73和源區(qū)71可通過接觸溝槽短接，如圖7E所示。如圖7B所示，將在器件頂面701形成電介質(zhì)層76。如圖7C所示，在半導(dǎo)體器件上涂覆一層光刻膠742，接著用另一層掩膜圖刻形成溝槽74的開孔。通過開孔將各向異性刻蝕N-外延層75，形成窄而深的溝槽74到達(dá)N+襯底70。在另一個(gè)實(shí)施例中，可采用氮化物或氧化物之類的硬掩膜，在硬掩膜和圖刻后，通過硬掩膜的開孔各相異性刻蝕外延層75和部分襯底70。在一個(gè)實(shí)施例中，溝槽74頂層的圖樣是雙梳形樣式，如圖6所示。在一個(gè)實(shí)施例中，各向異性刻蝕可為深反應(yīng)離子刻蝕(De印Reactive Ion Etching, DRIE) 如圖7D所示，將在溝槽74中填充導(dǎo)電材料740。在一個(gè)具體實(shí)施例中，導(dǎo)電材料 740包含鎢。在一個(gè)實(shí)施例中，將在刻蝕溝槽74中和電介質(zhì)層76的表面上均淀積鎢，隨后， 將通過鎢刻蝕或化學(xué)機(jī)械拋光(Chemical MechanicalPolish, CMP)技術(shù)移除電介質(zhì)層76 上的鎢。填充滿鎢的溝槽用于將底面襯底70的漏極電連接至頂面。在另一個(gè)可替代的實(shí)施例中，將在形成電介質(zhì)層76之前形成溝槽74，并在溝槽中填充導(dǎo)電材料。如圖7E所示，將用另一個(gè)掩膜形成接觸和互連層。光刻工藝后，將刻蝕層間電介質(zhì)層76。在所示實(shí)施例中，進(jìn)一步刻蝕N+源區(qū)71形成接觸溝槽到達(dá)P型體區(qū)73。在一個(gè)實(shí)施例中，在刻蝕溝槽中淀積鎢形成接觸層，用于電短接體區(qū)73和源區(qū)71。接著將填充和刻蝕金屬形成互連層和電極盤。電極盤包括柵板、源板和漏板，分別與柵區(qū)、源區(qū)和導(dǎo)電材料填充的溝槽74電接觸，如圖6所示。在一個(gè)實(shí)施例中，垂直器件制作方法進(jìn)一步包括分別在柵板、源板和漏板上形成接觸墊。
如圖7A至7E所示實(shí)施例中，形成垂直器件的頂面漏極僅用一個(gè)額外的掩膜，因此，器件在維持低R0NXAREA值的同時(shí)，附加成本較低。雖然在實(shí)施例的說明書中有大量的單復(fù)數(shù)形式的術(shù)語，但其并非被限制于單數(shù)或復(fù)數(shù)，任何合適的數(shù)量都可采納。圖中所示的實(shí)施例采用N型器件進(jìn)行說明，但是，P型器件也包括在本發(fā)明技術(shù)中。本領(lǐng)域技術(shù)人員均了解，對(duì)于一個(gè)P型器件，其摻雜類型正好和N型器件相反。雖然上面詳細(xì)的描述了本發(fā)明具體的實(shí)施例，并指明了最優(yōu)方案，但是不論先前描述的多詳細(xì)，本發(fā)明仍有許多其他實(shí)施方式。在實(shí)際執(zhí)行時(shí)可能有些變化，但仍然包含在本發(fā)明主旨范圍內(nèi)，因此，本發(fā)明旨在包括所有落入本發(fā)明和所述權(quán)利要求范圍及主旨內(nèi)的替代例、改進(jìn)例和變化例等。
權(quán)利要求
1.一種半導(dǎo)體器件，包括垂直器件，所述垂直器件的襯底在底面，且具有與底面相對(duì)的頂面； 溝槽，從所述頂面延伸至所述底面襯底，采用導(dǎo)電材料填充所述溝槽。
2.如權(quán)利要求1所述半導(dǎo)體器件，其中，所述導(dǎo)電材料是鎢。
3.如權(quán)利要求1所述半導(dǎo)體器件，其中，所述襯底作為漏極。
4.如權(quán)利要求1所述半導(dǎo)體器件，其中，所述垂直器件是垂直金屬氧化物半導(dǎo)體場效應(yīng)管。
5.如權(quán)利要求3所述半導(dǎo)體器件，進(jìn)一步包括在器件頂面上的至少一個(gè)柵區(qū)和具有第一摻雜類型的多個(gè)源區(qū)，所述襯底為第一摻雜類型。
6.如權(quán)利要求5所述半導(dǎo)體器件，進(jìn)一步包括 外延層，具有第一摻雜類型且形成在襯底上；多個(gè)體區(qū)，具有第二摻雜類型；以及其中，所述體區(qū)和所述溝槽均形成在外延層中，且每個(gè)所述源區(qū)分別形成在每個(gè)所述體區(qū)內(nèi)。
7.如權(quán)利要求6所述半導(dǎo)體器件，其中，所述柵極是溝槽柵極，形成在外延層中，所述柵極被內(nèi)襯了一層氧化物并被填充多晶硅。
8.如權(quán)利要求6所述半導(dǎo)體器件，進(jìn)一步包括延伸進(jìn)所述體區(qū)的多個(gè)接觸，其中，所述接觸對(duì)所述源區(qū)和體區(qū)進(jìn)行短接。
9.如權(quán)利要求5所述半導(dǎo)體器件，其中，所述溝槽形成為雙梳形結(jié)構(gòu)。
10.如權(quán)利要求1所述半導(dǎo)體器件，進(jìn)一步包括 柵板，形成于器件頂面；漏板，形成在器件頂面；以及多個(gè)源板，形成在器件頂面。
11.如權(quán)利要求10所述半導(dǎo)體器件，其中，所述漏板形成為雙梳形結(jié)構(gòu)。
12.如權(quán)利要求10所述半導(dǎo)體器件，其中，所述漏板具有多個(gè)漏接觸墊，分別對(duì)應(yīng)于雙梳形結(jié)構(gòu)的每個(gè)指形。
13.如權(quán)利要求10所述半導(dǎo)體器件，其中，每個(gè)所述柵板和所述柵區(qū)電短接，每個(gè)所述漏板和所述導(dǎo)電材料電短接，每個(gè)所述源板和所述源區(qū)電短接。
14.如權(quán)利要求1所述半導(dǎo)體器件，其中，所述垂直器件是垂直結(jié)型場效應(yīng)管。
15.如權(quán)利要求1所述半導(dǎo)體器件，其中，所述垂直器件是具有集成肖特基二極管的垂直場效應(yīng)管。
16.一種制造半導(dǎo)體器件的方法，包括形成垂直器件，所述垂直器件具有包含襯底的底面和與底面相對(duì)的頂面； 形成從所述頂面向所述底面延伸的溝槽，并延伸進(jìn)襯底；以及用導(dǎo)電材料填充溝槽。
17.如權(quán)利要求16所述方法，其中，填充所述溝槽包括向溝槽中填充鎢。
18.如權(quán)利要求16所述方法，進(jìn)一步包括，使用相同的掩膜用于形成溝槽和填充溝槽。
19.如權(quán)利要求16所述方法，其中，形成垂直器件包含 在N+襯底上形成N-外延層；刻蝕所述N-外延層以形成具有側(cè)壁的多個(gè)溝槽； 在所述溝槽側(cè)壁形成二氧化硅； 用多晶硅填充所述溝槽形成多個(gè)柵區(qū)； 在N+襯底中擴(kuò)散P型物質(zhì)，形成多個(gè)體區(qū)；以及在所述體區(qū)中擴(kuò)散N型物質(zhì)，形成多個(gè)源區(qū)。
20.如權(quán)利要求19所述方法，進(jìn)一步包括在頂面形成柵板、源板和漏板，其中，所述柵板與柵區(qū)接觸，所述源板和源區(qū)接觸，所述漏板和溝槽中的導(dǎo)電材料接觸。
全文摘要
公開了一種溝槽接觸型垂直分立器件及其制作方法。在一個(gè)實(shí)施例中，本發(fā)明涉及垂直分立器件，該垂直分立器件的溝槽在其頂面，溝槽內(nèi)填充導(dǎo)電材料。垂直分立器件的漏極或陰極電連接至器件的頂面，因此其面積較小，且RON×AREA值也較小。
文檔編號(hào)H01L29/41GK102376765SQ201110181708
公開日2012年3月14日 申請(qǐng)日期2011年6月30日 優(yōu)先權(quán)日2010年9月22日
發(fā)明者馬丁·加內(nèi)特 申請(qǐng)人:成都芯源系統(tǒng)有限公司