專利名稱：具有硅通孔(tsv)的器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制造，更具體地，涉及硅通孔(TSV)制造。
背景技術(shù)：
通過(guò)對(duì)高速、高密度、小尺寸和多功能電子器件的強(qiáng)烈需要而驅(qū)動(dòng)了三維系統(tǒng)封裝(3D-SiP)技術(shù)。硅通孔(TSV)互連由于其較短的互連距離和較快的速度而作為3D集成的一種形式。為了解決對(duì)倒裝封裝技術(shù)的需求，具有TSV的硅(Si)內(nèi)插器已經(jīng)由于從芯片到襯底的短互連而作為提供高寫入密度互連、使管芯和內(nèi)插器之間的熱膨脹(CTE)失配的系數(shù)最小化、以及提高電子性能的良好解決方法。在TSV工藝中涉及多個(gè)步驟，可以成功地解決封裝技術(shù)的限制，包括通孔形成、側(cè)壁絕緣、通孔填充、晶片減薄和/或晶片/管芯堆疊。TSV通過(guò)還用于確定TSV寄生電容的TSV側(cè)壁絕緣來(lái)與襯底和其他TSV連接電隔離。 為了確保具有高擊穿電壓、無(wú)泄漏和無(wú)裂化(cracking)的預(yù)期絕緣性能，TSV側(cè)壁絕緣需要良好的覆蓋和均勻性、低應(yīng)力、以及工藝兼容性。然而，傳統(tǒng)的硅上通孔蝕刻工藝、通孔側(cè)壁表現(xiàn)出由許多微凹面組成的扇貝狀，其可以根據(jù)工藝參數(shù)而改變尺寸。硅中的一系列蝕亥Ij “扇貝(scallop)”引起了不平坦的層/電介質(zhì)層以及導(dǎo)體填充通孔的空隙。側(cè)壁絕緣粗糙度是TSV工藝中的一項(xiàng)挑戰(zhàn)瓶頸。

發(fā)明內(nèi)容
為解決上述問(wèn)題，本發(fā)明提出了一種器件，包括娃襯底；硅通孔(TSV)結(jié)構(gòu)，穿透硅襯底；以及絕緣結(jié)構(gòu)，形成在硅襯底和TSV結(jié)構(gòu)之間，其中，在絕緣結(jié)構(gòu)和硅襯底之間的第一界面具有小于5nm的峰谷高度的界面粗糙度，以及絕緣結(jié)構(gòu)和TSV結(jié)構(gòu)之間的第二界面具有小于5nm的峰谷高度的界面粗糙度。其中，絕緣結(jié)構(gòu)包括與硅襯底相鄰的第一絕緣層以及與TSV結(jié)構(gòu)相鄰的第二絕緣層。其中，第二絕緣層的各向同性蝕刻率大于第一絕緣層的各向同性蝕刻率。其中，第一絕緣層和第二絕緣層之間的第三界面具有大于IOnm的峰谷高度的界面粗糙度。其中，第一絕緣層是氧化物層，第二絕緣層是氧化物層。其中，TSV結(jié)構(gòu)包括銅層。其中，TSV結(jié)構(gòu)包括環(huán)繞銅層的擴(kuò)散阻擋層。該器件還包括第一管芯，電連接至硅襯底的第一側(cè)。該器件還包括第二管芯，電連接至硅襯底的第二側(cè)，第二側(cè)與硅襯底的第一側(cè)相對(duì)。此外，本發(fā)明還提出了一種方法，包括形成開口，開口從硅襯底的頂表面延伸到硅襯底中預(yù)定深度；沿著開口的側(cè)壁和底部在硅襯底上形成絕緣結(jié)構(gòu)；在絕緣結(jié)構(gòu)上形成導(dǎo)電層，以填充開口 ；其中，在絕緣結(jié)構(gòu)和硅襯底之間的第一界面具有小于5nm的峰谷高度的界面粗糙度，以及絕緣結(jié)構(gòu)和 導(dǎo)電層之間的第二界面具有小于5nm的峰谷高度的界面粗 糙度。其中，形成絕緣結(jié)構(gòu)包括執(zhí)行第一沉積工藝，以形成與硅襯底相鄰的第一絕緣層；以及執(zhí)行第二沉積工藝，以形成與導(dǎo)電層相鄰的第二絕緣層；其中，第二沉積工藝不同于第一沉積工藝。其中，第一沉積工藝為熱氧化工藝。其中，第二沉積工藝包括次常壓化學(xué)汽相沉積(SACVD)工藝、等離子體增強(qiáng)型化學(xué)汽相沉積(PECVD)工藝和等離子體增強(qiáng)型原子層沉積(PEALD)工藝中的至少一種。其中，第二絕緣層的各向同性蝕刻率大于第一絕緣層的各向同性蝕刻率。其中，第一沉積工藝包括次常壓化學(xué)汽相沉積(SACVD)工藝、等離子體增強(qiáng)型化學(xué)汽相沉積(PECVD)工藝和等離子體增強(qiáng)型原子層沉積(PEALD)工藝中的至少一種。其中，第二沉積工藝為熱氧化工藝。其中，第一沉積工藝形成與硅襯底相鄰的第一氧化物層，以及第二沉積工藝形成與導(dǎo)電層相鄰的第二氧化物層。其中，在絕緣結(jié)構(gòu)上形成導(dǎo)電層的步驟是形成銅層。
其中，導(dǎo)電層包括在銅層下方的擴(kuò)散阻擋層。該方法還包括形成電連接至在硅襯底中形成的導(dǎo)電層的集成電路管芯。


圖1是示出根據(jù)實(shí)施例的3D集成電路(3D-IC)器件的截面圖；圖2A是根據(jù)實(shí)施例的形成在圖1所示第一襯底中的互連結(jié)構(gòu)的截面圖；圖2B是根據(jù)實(shí)施例的形成在圖1所示第一襯底中的互連結(jié)構(gòu)的截面圖；圖3是用于制造根據(jù)本公開各個(gè)方面的TSV結(jié)構(gòu)的方法的流程圖；圖4A至圖4E是根據(jù)圖2A的互連結(jié)構(gòu)以及圖3的方法的實(shí)施例的處于各個(gè)制造階段的部分晶片的截面圖；以及圖5A至圖5D是根據(jù)圖2B的互連結(jié)構(gòu)以及圖3的方法的實(shí)施例的處于各個(gè)制造階段的部分晶片的截面圖。
具體實(shí)施例方式本公開提供了具有側(cè)壁絕緣的TSV及其形成工藝的實(shí)施例。具有側(cè)壁絕緣的TSV 可以在晶片、集成電路管芯、內(nèi)插器或襯底上制造，應(yīng)用于倒裝組件、晶片級(jí)芯片規(guī)模封裝 (WLCSP)、三維集成電路(3D-IC)堆疊和/或任何先進(jìn)的封裝技術(shù)領(lǐng)域?，F(xiàn)在將詳細(xì)描述附圖中所示的示例性實(shí)施例。在可能的情況下，在圖中和描述中使用相同的參考標(biāo)號(hào)以代表相同或類似的部件。在附圖中，形狀和厚度可以為清晰和便利而夸大。該描述具體針對(duì)形成根據(jù)本公開的裝置的一部分的元件或者與根據(jù)本公開的裝置直接協(xié)作的元件。應(yīng)該理解， 沒有具體示出或描述的元件可以采用本領(lǐng)域已知的任何形式。此外，當(dāng)層被描述為在另一層上或在襯底“上”時(shí)，其可以直接在另一層或襯底上，或者還可以存在中間層。該說(shuō)明書中的“一個(gè)實(shí)施例”或“實(shí)施例”意味著參照該實(shí)施例描述的具體部件、結(jié)構(gòu)或特性包括在至少一個(gè)實(shí)施例中。因此，該說(shuō)明書中的各個(gè)地方出現(xiàn)的短語(yǔ)“在一個(gè)實(shí)施例中”或“在實(shí)施例中”不是必須都是指相同的實(shí)施例。此外，可以在一個(gè)或多個(gè)實(shí)施例中以任何適當(dāng)?shù)姆绞浇M合特定的部件、結(jié)構(gòu)或特性。應(yīng)該理解，以下附圖沒有按比例繪制，這些附圖僅僅是為了示意性的目的圖1是根據(jù)實(shí)施例的3D-IC器件的截面圖。第一襯底100設(shè)置有多個(gè)形成在其中的互連結(jié)構(gòu)10。在一個(gè)實(shí)施例中，第一襯底100是硅襯底，并且互連結(jié)構(gòu)10是TSV(硅通孔)結(jié)構(gòu)10。硅襯底可以為內(nèi)插器或集成電路管芯。第一管芯200結(jié)合至第一襯底100的第一側(cè)，以及第二管芯300結(jié)合至第一襯底100的第二側(cè)，形成3D-IC堆疊。因此，第一管芯200通過(guò)至少一個(gè)TSV結(jié)構(gòu)10電連接至第二管芯300。第一管芯200和第二管芯300可以為用于特定應(yīng)用的任何適當(dāng)?shù)募呻娐?。第一管?00和第二管芯300中的一個(gè)為存儲(chǔ)芯片、邏輯電路芯片或控制器芯片，例如，閃存芯片、PRAM芯片、MRAM芯片、SRAM芯片、DRAM 芯片、微處理器、數(shù)字信號(hào)處理器和/或微控制器。第一襯底100通過(guò)導(dǎo)電突起102電連接至第二襯底400。底部填充材料104形成在各種部件(例如，第一管芯200、第二管芯300、 第一襯底100和第二襯底400)之間。諸如頂部絕緣材料(TIM)的密封劑500還可以形成在部件的上方，以保護(hù)部件免受環(huán)境和外部污染物的影響。還可以形成附加外模，以完全密封一些部件。圖2A示出了根據(jù)實(shí)施例的形成在圖1所示第一襯底中的互連結(jié)構(gòu)的截面圖?；ミB結(jié)構(gòu)是形成在硅襯底100中的TSV結(jié)構(gòu)10A，用于貫通硅襯底100的前表面IOOa和后表面100b。TSV結(jié)構(gòu)IOA包括導(dǎo)電層20和環(huán)繞導(dǎo)電層20的阻擋層18。在TSV結(jié)構(gòu)IOA和襯底10之間形成側(cè)壁絕緣結(jié)構(gòu)16，以使TSV結(jié)構(gòu)IOA與其他連接隔離。在第一側(cè)壁絕緣結(jié)構(gòu)16和硅襯底100之間存在第一界面11，以及在側(cè)壁絕緣結(jié)構(gòu)16和TSV結(jié)構(gòu)IOA之間存在第二界面15。第一界面11具有第一界面粗糙度，其具有小于5nm的峰谷高度。第二界面15具有第二界面粗糙度，其具有小于5nm的峰谷高度。具有平滑表面的側(cè)壁絕緣結(jié)構(gòu) 16可以實(shí)現(xiàn)環(huán)繞TSV結(jié)構(gòu)IOA的均勻絕緣厚度。在一個(gè)實(shí)施例中，側(cè)壁絕緣結(jié)構(gòu)16具有從50nm到5um的厚度?？梢钥刂苽?cè)壁絕緣結(jié)構(gòu)16的厚度，以優(yōu)化TSV的諸如電容和電阻的電特性。在一些實(shí)施例中，具有平滑表面和均勻厚度的側(cè)壁絕緣結(jié)構(gòu)16減少了由扇貝或粗糙界面所引起的硅破裂或?qū)悠屏?。這增加了 TSV金屬化步驟中的工藝可靠性。減輕了由絕緣膜質(zhì)量和階梯覆蓋之間的折中以及蝕刻產(chǎn)量和界面粗糙度之間的折中所引起的難度。在一個(gè)實(shí)施例中，側(cè)壁絕緣結(jié)構(gòu)16包括與硅襯底100相鄰的第一絕緣層12以及與TSV結(jié)構(gòu)IOA相鄰的第二絕緣層14。第一界面11在第一絕緣層12和硅襯底100之間。 第二界面15在第二絕緣層14和TSV結(jié)構(gòu)IOA之間。第一絕緣層12和第二絕緣層14通過(guò)使用不同的沉積方法由氧化物層形成。在一些實(shí)施例中，使用熱氧化工藝執(zhí)行第一絕緣層 12的沉積。在一些實(shí)施例中，使用多種技術(shù)(包括SACVD(次常壓化學(xué)汽相沉積)、PECVD (等離子體增強(qiáng)化學(xué)汽相沉積)、PEALD (等離子體增強(qiáng)原子層沉積)和未來(lái)顯影沉積工藝)中的任何一種來(lái)執(zhí)行第二絕緣層14的沉積。因此，第一絕緣層12和第二絕緣層14具有不同的膜特性，諸如相同溶液中的不同的各向同性蝕刻率。在一個(gè)實(shí)施例中，使用處于室溫的稀釋氫氟酸(DHF)溶液，第二絕緣層14的各向同性蝕刻率大于第一絕緣層12的各向同性蝕刻率。例如，使用50 1的DHF溶液，熱氧化物膜的蝕刻率大約為50 A/min，SACVD氧化物膜的蝕刻率大約為300 A/min。SACVD氧化物膜和熱氧化物膜之間的濕蝕刻選擇性可以根據(jù)SACVD工藝控制而大于約6?？梢允褂眠@種DHF蝕刻溶液在第一絕緣層12和第二絕緣層14之間觀察到第三界面13的粗糙度。第三界面13具有第三界面粗糙度，其具有大于 IOnm的峰谷高度，例如從IOnm到IOOOnm以上。圖2B示出了根據(jù)另一實(shí)施例的形成在圖1所示第一襯底中的互連結(jié)構(gòu)的截面圖。 將省略與圖2A的描述相同或相似的部分的解釋。示出了形成在硅襯底100中的T SV結(jié)構(gòu) 10B，用于貫通硅襯底100的前表面IOOa和后表面100b。TSV結(jié)構(gòu)IOB包括導(dǎo)電層20和環(huán)繞導(dǎo)電層20的阻擋層18。在TSV結(jié)構(gòu)IOB和襯底10之間形成側(cè)壁絕緣結(jié)構(gòu)26，以使TSV 結(jié)構(gòu)IOB與其他連接隔離。在第一側(cè)壁絕緣結(jié)構(gòu)26和硅襯底100之間存在第一界面21， 以及在第一側(cè)壁絕緣結(jié)構(gòu)26和TSV結(jié)構(gòu)IOB之間存在第二界面25。第一界面21具有第一界面粗糙度，其具有小于5nm的峰谷高度。第二界面25具有第二界面粗糙度，其具有小于5nm的峰谷高度。具有平滑表面的側(cè)壁絕緣結(jié)構(gòu)26可以實(shí)現(xiàn)環(huán)繞TSV結(jié)構(gòu)IOB的均勻絕緣厚度。在一個(gè)實(shí)施例中，側(cè)壁絕緣結(jié)構(gòu)26具有從50nm到5um的厚度。具有平滑表面和均勻厚度的側(cè)壁絕緣結(jié)構(gòu)26可以減少由扇貝或粗糙界面所引起的硅破裂或?qū)悠屏?。這可以增加TSV金屬化步驟中的工藝可靠性?？梢越鉀Q由絕緣膜質(zhì)量和階梯覆蓋之間的折中以及蝕刻產(chǎn)量和界面粗糙度之間的折中所導(dǎo)致的難度。在一個(gè)實(shí)施例中，側(cè)壁絕緣結(jié)構(gòu)26包括與硅襯底100相鄰的第一絕緣層22以及與TSV結(jié)構(gòu)IOB相鄰的第二絕緣層24。第一界面21存在于第一絕緣層22和硅襯底100 之間。第二界面25存在于第二絕緣層24和TSV結(jié)構(gòu)IOB之間。第一絕緣層22和第二絕緣層24通過(guò)使用不同的沉積方法由氧化物層形成。在一些實(shí)施例中，使用多種技術(shù)(包括 SACVD (次常壓化學(xué)汽相沉積)、PECVD (等離子體增強(qiáng)化學(xué)汽相沉積)、PEALD (等離子體增強(qiáng)原子層沉積)和未來(lái)顯影沉積工藝)中的任何一種來(lái)執(zhí)行第一絕緣層22的沉積。在一些實(shí)施例中，使用熱氧化工藝執(zhí)行第二絕緣層24的沉積。在第二絕緣層24的沉積期間，熱氧化工藝中的高溫循環(huán)可以提高第一絕緣層22的膜特性，以使得兩層22和24具有類似的膜特性，諸如相同溶液中的類似的各向同性蝕刻率。因此，消除了第一絕緣層22和第二絕緣層24之間的第三界面23(示為虛線)。在一些實(shí)施例中，兩個(gè)絕緣層22和24變?yōu)橐粋€(gè)熱氧化物膜，并且難以使用例如DHF蝕刻溶液觀察到第三界面23。圖3是用于制造根據(jù)本公開各個(gè)方面的TSV結(jié)構(gòu)的方法的流程圖。方法600開始于塊610，其中，在硅襯底中形成TSV開口。方法600繼續(xù)到塊620，其中，通過(guò)第一沉積工藝在TSV開口中形成第一絕緣層。在硅襯底上形成第一絕緣層，以對(duì)TSV開口的底部和側(cè)壁加襯(line)。在一些實(shí)施例中，第一絕緣層為氧化物層，并且使用多種技術(shù)(包括熱氧化工藝、SACVD、PECVD、PEALD和未來(lái)顯影沉積工藝)中的任何一種來(lái)執(zhí)行第一沉積工藝。方法600繼續(xù)到塊630，其中，通過(guò)第二沉積工藝在TSV開口中形成第二絕緣層。在一些實(shí)施例中，第二絕緣層為氧化物層，并且使用多種技術(shù)(包括熱氧化工藝、SACVD、PECVD、PEALD 和未來(lái)顯影沉積工藝)中的任何一種來(lái)執(zhí)行第二沉積工藝。第二沉積工藝不同于第一沉積工藝。方法繼續(xù)到塊640，其中，在TSV開口中形成導(dǎo)電層。形成導(dǎo)電層以填充TSV開口。圖4A至圖4E是根據(jù)圖2A的互連結(jié)構(gòu)以及圖3的方法的實(shí)施例的處于各個(gè)制造階段的部分晶片的截面圖。圖4A是包括襯底100的晶片2的截面圖。襯底100具有前表面IOOa和后表面 IOOb0襯底100可以由半導(dǎo)體材料形成，諸如硅、鍺化硅、碳化硅、砷化鎵或其他半導(dǎo)體材料?？蛇x地，襯底100由諸如氧化硅等的電介質(zhì)材料形成。在一個(gè)實(shí)施例中，襯底100通常為硅(Si)，例如具有或不具有外延層的硅襯底或者包含埋入絕緣層的絕緣體上硅襯底。貫穿整個(gè)描述，襯底100以及上覆和在下互連結(jié)構(gòu)組合被稱為內(nèi)插器晶片，其基本上不具有集成電路器件，包括諸如晶體管和二極管的有源器件。此外，內(nèi)插器晶片可以包括或者可以不包括諸如電容器、電阻器、電感器、變?nèi)荻O管等的無(wú)源器件。 工藝前進(jìn)到在襯底100中形成開口 30，其具有大于約5的高縱橫比。在形成TSV 結(jié)構(gòu)的實(shí)施例中，開口 30是其中將執(zhí)行金屬化工藝的TSV開口。在限定TSV開口的過(guò)程中，在襯底100上方形成硬掩模層32，隨后在其上形成圖樣化光刻膠層。硬掩模層32可以為氮化硅層、氮氧化硅層等。通過(guò)本領(lǐng)域已知的曝光、烘烤、顯影和/或其他光刻工藝對(duì)光亥IJ膠層(未示出)進(jìn)行圖樣化，以提供露出硬掩模層32的開口。然后，將圖樣化的光刻膠層作為掩模元件，通過(guò)濕蝕刻或干蝕刻工藝來(lái)蝕刻露出的硬掩模層32，以提供開口。使用硬掩模層32和圖樣化的光刻膠層作為掩模元件，執(zhí)行蝕刻工藝以蝕刻露出的襯底100，形成具有側(cè)壁30a和底部30b的TSV開口 30，穿透襯底100的至少一部分?？墒褂萌魏芜m當(dāng)?shù)奈g刻方法(例如，等離子體蝕刻、化學(xué)濕蝕刻、激光鉆和/或本領(lǐng)域已知的其他工藝)來(lái)蝕刻TSV開口 30。在一個(gè)實(shí)施例中，蝕刻工藝包括深反應(yīng)離子蝕刻(RIE)工藝，以蝕刻襯底100。蝕刻工藝可以為使得TSV開口 30從前表面IOOa蝕刻到達(dá)大約幾十微米到幾百微米的深度，而不穿透后表面100b。蝕刻工藝可以在與TSV開口 30的側(cè)壁30a相鄰的硅襯底 100上導(dǎo)致一系列蝕刻的微扇貝(macro scallop)?？梢栽陔S后工藝中平滑微扇貝(micro scallop)側(cè)壁。在一個(gè)實(shí)施例中，TSV開口 30具有大約從20至100 μ m的深度以及大約從 1.5至IOym的尺寸。TSV開口 30具有在大約5和大約10之間的高縱橫比。在一些實(shí)施例中，TSV開口 30的縱橫比大于10。在硅襯底100中形成具有高縱橫比的TSV開口 30的過(guò)程中，可以在硅襯底100的側(cè)壁30a上形成一系列蝕刻的微扇貝(未示出)，其可以根據(jù)工藝參數(shù)而改變尺寸。在隨后的熱氧化工藝中平滑微扇貝側(cè)壁?，F(xiàn)在，參照?qǐng)D4B，工藝前進(jìn)到在硅襯底100上形成第一絕緣層12，以覆蓋硬掩模層 32，并對(duì)TSV開口 30的側(cè)壁30a和底部30b加襯。在一個(gè)實(shí)施例中，第一絕緣層12是通過(guò)高溫?zé)嵫趸に嚿L(zhǎng)的熱氧化物層。在一些實(shí)施例中，熱氧化物層為氧化硅(SiOx)。熱氧化物層在整個(gè)襯底表面上生長(zhǎng)，并且還在TSV開口 30的側(cè)壁30a和底部30b上生長(zhǎng)，使得熱氧化物層平滑最初蝕刻的開口 30的粗糙側(cè)壁。因此，平滑第一絕緣層12和鄰近側(cè)壁30a 的硅襯底100之間的界面11，以實(shí)現(xiàn)小于5nm的峰谷高度的粗糙度。與界面11相比，第一絕緣層12的內(nèi)表面13a相對(duì)粗糙，其具有大于IOnm的峰谷高度的表面粗糙度?？梢钥刂频谝唤^緣層12的厚度，以優(yōu)化TSV的諸如電容和電感的電特性。現(xiàn)在，參照?qǐng)D4C，工藝前進(jìn)到在硅襯底100上形成第二絕緣層14，其可以形成在第一絕緣層12上。在一個(gè)實(shí)施例中，第二絕緣層14是通過(guò)SACVD工藝形成的氧化物層。 SACVD氧化物層沿著TSV開口 30的側(cè)壁30a和底部30b沉積在第一絕緣層12的整個(gè)表面上。在PECVD單晶片室中執(zhí)行SACVD工藝，該P(yáng)ECVD單晶片室被機(jī)械地改變以安全地處理高室壓。工藝是在沒有等離子體的情況下運(yùn)行的，并且在100至600torr的壓力范圍內(nèi)使用TEOS (四乙基鄰位硅酸鹽)和Ozone (03)的混合物。由于SACVD沉積期間的生長(zhǎng)特性， 第二絕緣層14具有外表面15a，其具有小于5nm的峰谷高度的表面粗糙度。與外表面15a 相比，第一絕緣層12和第二絕緣層14之間的界面13相對(duì)粗糙，其具有大于IOnm的峰谷高度的界面粗糙度。在一些實(shí)施例中，第二絕緣層14是通過(guò)PECVD、PEALD或未來(lái)顯影沉積工藝所形成的氧化物層，以實(shí)現(xiàn)具有小于5nm的峰谷高度的平滑表 面。可以控制第二絕緣層 14的厚度，以優(yōu)化TSV的諸如電容和電感的電特性?，F(xiàn)在，參照?qǐng)D4D，工藝前進(jìn)到用于填充TSV開口 30的金屬化工藝。一些實(shí)施例提供了在形成TSV的過(guò)程中使用銅金屬化以及使用銅電鍍技術(shù)來(lái)填充高縱橫比開口，以避免接縫或虛缺陷。如本公開所采用的，銅(Cu)想要包圍基本上顯示出Cu的電特性的基礎(chǔ)Cu 以及基于Cu的合金。為了避免金屬?gòu)腡SV金屬擴(kuò)散到硅襯底，在絕緣層和TSV金屬之間使用阻擋層。在第二絕緣層14上形成阻擋層18，對(duì)TSV開口 30加襯。阻擋層18用作擴(kuò)散阻擋以防止金屬擴(kuò)散，以及用作金屬和電介質(zhì)之間的粘合層。難熔金屬、難熔金屬-氮化物、難熔金屬-硅-氮化物以及它們的組合通常被用于阻擋層18。例如，可以使用TaN、Ta、Ti、 TiN、TiSiN、WN或它們的組合。在一些實(shí)施例中，阻擋層18包括TaN層和Ta層。在一些實(shí)施例中，阻擋層18為TiN層。在一些實(shí)施例中，阻擋層18為Ti層。然后，在阻擋層18上形成金屬晶種層(未示出)。在一些實(shí)施例中，金屬晶種層為可通過(guò)物理汽相沉積形成的銅晶種層?？梢允褂眯纬摄~晶種層的其他方法，諸如本領(lǐng)域已知的CVD。然后，晶片2被轉(zhuǎn)印到電鍍工具(諸如電化學(xué)電鍍(ECP)工具)，并且通過(guò)電鍍工藝在晶片2上鍍上導(dǎo)電層20以填充TSV開口 30。雖然本文描述了 ECP工藝，但實(shí)施例不限于ECP沉積金屬。導(dǎo)電層20可包括選自包含但不限于銅和基于銅的合金的導(dǎo)電材料組中的低阻導(dǎo)電材料。可選地，導(dǎo)電層可包括各種材料，諸如鎢、鋁、金、銀等。在一個(gè)實(shí)施例中，導(dǎo)電層20為形成在銅晶種層上方的包含銅的層。阻擋層18和第二絕緣層14之間的界面15被平滑，以具有小于5nm的峰谷高度的界面粗糙度。隨后，如圖4E所示，通過(guò)蝕刻、化學(xué)機(jī)械拋光(CMP)等，去除TSV開口 30外部的導(dǎo)電層20、金屬晶種層、阻擋層18、第二絕緣層14、第一絕緣層12和/或硬掩模層32的多余部分，形成基本上與襯底100的上表面共面的金屬填充開口的上表面。TSV開口 30中的導(dǎo)電層20和阻擋層18的剩余部分形成TSV結(jié)構(gòu)IOA0 TSV開口 30中第二絕緣層14和第一絕緣層12的剩余部分變?yōu)閭?cè)壁絕緣結(jié)構(gòu)16，其夾置在TSV結(jié)構(gòu)IOA和硅襯底100之間。接下來(lái)，晶片2經(jīng)受后段制程(BE0L，baCk-end-Of-line)互連工藝、晶片減薄工藝和背側(cè)金屬化工藝。管芯200和300可通過(guò)倒裝結(jié)合來(lái)結(jié)合至硅襯底100。在切割之后，堆疊管芯例如通過(guò)各向異性導(dǎo)電連接膜被安裝到IC卡上。圖5A至圖5D是根據(jù)圖2B的互連結(jié)構(gòu)以及圖3的方法的實(shí)施例的處于各個(gè)制造階段的部分晶片的截面圖。本文將省略對(duì)與圖4A至圖4E中相同或相似部分的描述。圖5A是包括襯底100的晶片2的截面圖。硅襯底100具有前表面IOOa和后表面 IOOb0工藝前進(jìn)到通過(guò)使用硬掩模層32和濕蝕刻或干蝕刻工藝在硅襯底100中形成TSV開口 30，其具有大于約5的縱橫比?？梢栽谂cTSV開口 30的側(cè)壁30a相鄰的硅襯底100上形成一系列蝕刻的微扇貝?？梢栽陔S后的熱氧化工藝中平滑微扇貝側(cè)壁。工藝前進(jìn)到在硅襯底100上形成第一絕緣層22，以覆蓋硬掩模層32并對(duì)TSV開口 30的側(cè)壁30a和底部30b 加襯。在一個(gè)實(shí)施例中，第一絕緣層12是通過(guò)SACVD工藝形成的氧化物層。沿著TSV開口 30的側(cè)壁30a和底部30b在整個(gè)硅表面上沉積SACVD氧化物層。由于SACVD沉積期間的獨(dú)特生長(zhǎng)特性，第一絕緣層22可具有被平滑以實(shí)現(xiàn)具有小于5nm的峰谷高度的表面粗糙度的外表面23a。與外表面23a相比，第一絕緣層22與側(cè)壁30a相鄰的硅襯底100之間的界面21相對(duì)粗糙，其具有大于IOnm的峰谷高度的界面粗糙度。在一些實(shí)施例中，第一絕緣層22 是通過(guò)PECVD、PEALD或未來(lái)顯影沉積工藝所形成的氧化物層，以實(shí)現(xiàn)具有小于5nm的峰谷高度的平滑表面。在一些實(shí)施例中，可以控制第一絕緣層22的厚度，以優(yōu)化TSV的諸如電容和電感的電特性?，F(xiàn)在，參照?qǐng)D5B，工藝前進(jìn)到在硅襯底100上形成第二絕緣層24，其形成在第一絕緣層22上或下。在一個(gè)實(shí)施例中，第二絕緣層24是通過(guò)高溫?zé)嵫趸に嚿L(zhǎng)的熱氧化物層。在一些實(shí)施例中，熱氧化物層為氧化硅(SiOx)。熱氧化物層具有被平滑以實(shí)現(xiàn)小于5nm 的峰谷高度的表面粗糙度的外表面25a。熱氧化物層沿著TSV開口 30的側(cè)壁30a和底部 30b在第一絕緣層22的整個(gè)表面23a上生長(zhǎng)，使得熱氧化工藝中的高溫循環(huán)可以提高第一絕緣層22的膜特性，以使兩層22和24具有類似的膜特性，例如，相同濕蝕刻溶液中的各向同性的蝕刻率。因此，消除了稱為第一絕緣層22和第二絕緣層24之間的界面23 (示為虛線)的粗糙面23a。兩層22和24形成絕緣結(jié)構(gòu)26，并且難以在其中觀察到界面23。在一些實(shí)施例中，兩個(gè)絕緣層22和24變成一個(gè)熱氧化物膜?？梢钥刂频诙^緣層24的厚度， 以優(yōu)化TSV的諸如電容和電感的電特性?，F(xiàn)在，參照?qǐng)D5C，工藝前進(jìn)到用于填充TSV開口 30的金屬化工藝。在第二絕緣層 24上形成阻擋層18，對(duì)TSV開口 30加襯。阻擋層18用作擴(kuò)散阻擋，以防止金屬擴(kuò)散，以及用作金屬和電介質(zhì)之間和粘合層。難熔金屬、難熔金屬-氮化物、難熔金屬-硅-氮化物以及它們的組合通常被用于阻擋層18。例如，可以使用TaN、Ta、Ti、TiN、TiSiN、WN或它們的組合。在一些實(shí)施例中，阻擋層18包括TaN層和Ta層。在一些實(shí)施例中，阻擋層18為 TiN層。在一些實(shí)施例中，阻擋層18為Ti層。然后，在阻擋層18上形成金屬晶種層(未示出)。在一些實(shí)施例中，金屬晶種層為可通過(guò)物理汽相沉積形成的銅晶種層。可以使用形成銅晶種層的其他方法，諸如本領(lǐng)域已知的CVD。然后，晶片2被轉(zhuǎn)印到電鍍工具(諸如電化學(xué)電鍍(ECP)工具)，并且通過(guò)電鍍工藝在晶片2上鍍上導(dǎo)電層20以填充TSV開口 30。雖然本文描述了 ECP工藝，但實(shí)施例不限于ECP沉積金屬。在一些實(shí)施例中，導(dǎo)電層20包括選自包含但不限于銅和基于銅的合金的導(dǎo)電材料組中的低阻導(dǎo)電材料。可選地，導(dǎo)電層可包括各種材料，諸如鎢、鋁、金、銀等。在一個(gè)實(shí)施例中，導(dǎo)電層20為形成在銅晶種層上方的包含銅的層。 隨后，如圖5D所示，通過(guò)蝕刻、化學(xué)機(jī)械拋光(CMP)等，去除TSV開口 30外部的導(dǎo)電層20、金屬晶種層、阻擋層18、第二絕緣層24、第一絕緣層22和/或硬掩模層32的多余部分，形成基本上與襯底100的上表面共面的金屬填充開口的上表面。TSV開口 30中的導(dǎo)電層20和阻擋層18的剩余部分形成TSV結(jié)構(gòu)10B。TSV開口 30中第二絕緣層24和第一絕緣層22的剩余部分變?yōu)閭?cè)壁絕緣結(jié)構(gòu)26，其夾置在TSV結(jié)構(gòu)IOB和硅襯底100之間。接下來(lái)，晶片2經(jīng)受后段制程(BEOL)互連工藝、晶片減薄工藝和背側(cè)金屬化工藝。 管芯200和300可通過(guò)倒裝結(jié)合來(lái)結(jié)合至硅襯底100。在切割之后，堆疊管芯例如通過(guò)各向異性導(dǎo)電連接膜被安裝到IC卡上。在前面詳細(xì)的描述中，參照其示例性實(shí)施例描述了本公開。然而，明顯地，在不背離本公開的精神和范圍的情況下，可以進(jìn)行各種修改、結(jié)構(gòu)。工藝和變化。因此，說(shuō)明書和附圖被認(rèn)為是示例性且不具有限制性。應(yīng)該理解，本公開能夠使用各種其他組合和條件，并且能夠在本發(fā)明的發(fā)明概念的范圍內(nèi)進(jìn)行改變或修改。
權(quán)利要求
1.一種器件，包括硅襯底；硅通孔(TSV)結(jié)構(gòu)，穿透所述硅襯底；以及絕緣結(jié)構(gòu)，形成在所述硅襯底和所述TSV結(jié)構(gòu)之間，其中，在所述絕緣結(jié)構(gòu)和所述硅襯底之間的第一界面具有小于5nm的峰谷高度的界面粗糙度，以及所述絕緣結(jié)構(gòu)和所述TSV結(jié)構(gòu)之間的第二界面具有小于5nm的峰谷高度的界面粗糙度。
2.根據(jù)權(quán)利要求1所述的器件，其中，所述絕緣結(jié)構(gòu)包括與所述硅襯底相鄰的第一絕緣層以及與所述TSV結(jié)構(gòu)相鄰的第二絕緣層。
3.根據(jù)權(quán)利要求2所述的器件，其中，所述第二絕緣層的各向同性蝕刻率大于所述第一絕緣層的各向同性蝕刻率。
4.根據(jù)權(quán)利要求2所述的器件，其中，所述第一絕緣層和所述第二絕緣層之間的第三界面具有大于IOnm的峰谷高度的界面粗糙度。
5.根據(jù)權(quán)利要求2所述的器件，其中，所述第一絕緣層是氧化物層，所述第二絕緣層是氧化物層。
6.根據(jù)權(quán)利要求1所述的器件，其中，所述TSV結(jié)構(gòu)包括銅層。
7.根據(jù)權(quán)利要求6所述的器件，其中，所述TSV結(jié)構(gòu)包括環(huán)繞所述銅層的擴(kuò)散阻擋層。
8.根據(jù)權(quán)利要求1所述的器件，還包括第一管芯，電連接至所述硅襯底的第一側(cè)。
9.根據(jù)權(quán)利要求8所述的器件，還包括第二管芯，電連接至所述硅襯底的第二側(cè)，所述第二側(cè)與所述硅襯底的第一側(cè)相對(duì)。
10.一種方法，包括形成開口，所述開口從硅襯底的頂表面延伸到所述硅襯底中預(yù)定深度；沿著所述開口的側(cè)壁和底部在所述硅襯底上形成絕緣結(jié)構(gòu)；在所述絕緣結(jié)構(gòu)上形成導(dǎo)電層，以填充所述開口 ；其中，在所述絕緣結(jié)構(gòu)和所述硅襯底之間的第一界面具有小于5nm的峰谷高度的界面粗糙度，以及所述絕緣結(jié)構(gòu)和所述導(dǎo)電層之間的第二界面具有小于5nm的峰谷高度的界面粗糙度。
全文摘要
具有硅通孔(TSV)的器件及其形成方法包括在硅襯底中形成開口，在開口的側(cè)壁和底部上形成第一絕緣層，在開口的側(cè)壁和底部上形成第二絕緣層。第一絕緣層和硅襯底之間的第一界面具有小于5nm的峰谷高度的界面粗糙度。第二絕緣層和導(dǎo)電層之間的第二界面具有小于5nm的峰谷高度的界面粗糙度。
文檔編號(hào)H01L21/768GK102420210SQ20111021830
公開日2012年4月18日 申請(qǐng)日期2011年8月1日 優(yōu)先權(quán)日2010年9月28日
發(fā)明者余振華, 吳倉(cāng)聚, 廖鄂斌, 邱文智 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司