專利名稱：半導(dǎo)體元件、靜電放電保護(hù)元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件及其制造方法，特別是涉及一種半導(dǎo)體元件、靜電放電(electrostatic discharge, ESD)保護(hù)元件及其制造方法。
背景技術(shù)：
靜電放電是自非導(dǎo)電表面的靜電移動的現(xiàn)象，其會造成集成電路中的半導(dǎo)體元件與其它電路的損害。舉例來說，當(dāng)封裝集成電路的機(jī)器或測試集成電路的儀器等常見的帶電體接觸到芯片時，會向芯片放電，此時靜電放電的瞬間功率有可能造成芯片中的集成電路損壞或失效。為了防止集成電路因靜電放電現(xiàn)象而損壞，在集成電路中通常會加入靜電放電保護(hù)元件的設(shè)計。一種常見的靜電放電保護(hù)元件是在N型晶體管的漏極上配置硅化物阻擋層 (silicide block)，避免靜電電流由基底表面通過而損壞元件，以達(dá)到靜電放電保護(hù)的作用。然而，在形成上述的硅化物阻擋層時，往往需要額外使用一道光罩，因而增加了工藝復(fù)雜度,且增加了生產(chǎn)成本。由此可見，上述現(xiàn)有的半導(dǎo)體元件、靜電放電保護(hù)元件及其制造方法在產(chǎn)品結(jié)構(gòu)、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結(jié)構(gòu)及方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的半導(dǎo)體元件、靜電放電保護(hù)元件及其制造方法，實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的靜電放電保護(hù)元件存在的缺陷，而提供一種新的靜電放電保護(hù)元件，所要解決的技術(shù)問題是使其可以避免元件因靜電電流而損壞，非常適于實(shí)用。本發(fā)明另一目的在于，克服現(xiàn)有的靜電放電保護(hù)元件的制造方法存在的缺陷，而提供一種新的靜電放電保護(hù)元件的制造方法，所要解決的技術(shù)問題是使其具有較少的工藝步驟以及較低的生產(chǎn)成本，從而更加適于實(shí)用。本發(fā)明再一目的在于，克服現(xiàn)有的半導(dǎo)體元件存在的缺陷，而提供一種新的半導(dǎo)體元件，所要解決的技術(shù)問題是使其可以避免元件因靜電電流而損壞，從而更加適于實(shí)用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種靜電放電保護(hù)元件，其包括柵極、柵介電層、N型源極區(qū)、N型漏極區(qū)、N型摻雜區(qū)以及P型摻雜區(qū)。柵介電層配置于基底上。柵極配置于柵介電層上。N型源極區(qū)與N型漏極區(qū)分別配置于柵極二側(cè)的基底中。N型摻雜區(qū)配置于N型漏極區(qū)中，且與N型漏極區(qū)的頂面連接。P型摻雜區(qū)配置于N型漏極區(qū)下方，且與N型漏極區(qū)的底面連接。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的靜電放電保護(hù)元件，其中所述的P型摻雜區(qū)例如與N型漏極區(qū)的部分底面連接。前述的靜電放電保護(hù)元件，其中所述的P型摻雜區(qū)例如與N型漏極區(qū)的整個底面連接。前述的靜電放電保護(hù)元件，其中所述的N型摻雜區(qū)例如與N型漏極區(qū)的部分頂面連接。前述的靜電放電保護(hù)元件，其中所述的N型摻雜區(qū)例如與N型漏極區(qū)的整個頂面連接。前述的靜電放電保護(hù)元件，其中所述的N型漏極區(qū)的摻雜濃度 例如大于N型摻雜區(qū)的摻雜濃度。前述的靜電放電保護(hù)元件，其中所述的基底例如為P型基底，且P型摻雜區(qū)的摻雜濃度大于基底的摻雜濃度。本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種靜電放電保護(hù)元件的制造方法，此方法是先提供具有記憶體區(qū)與周邊電路區(qū)的基底。然后，在記憶體區(qū)形成第一柵極結(jié)構(gòu)，以及在周邊電路區(qū)形成第二柵極結(jié)構(gòu)。接著，進(jìn)行第一摻雜工藝，在第一柵極結(jié)構(gòu)下方的基底中形成P型口袋型摻雜區(qū)(pocket doped region)以及在第一柵極結(jié)構(gòu)二側(cè)的基底中形成N型淡摻雜區(qū)(lightly doped drain,LDD),以及在第二柵極結(jié)構(gòu)一側(cè)的基底中形成N型摻雜區(qū)與P型摻雜區(qū)，其中P型口袋型摻雜區(qū)與N型淡摻雜區(qū)鄰接，P型摻雜區(qū)位于N型摻雜區(qū)的下方，且P型摻雜區(qū)與N型摻雜區(qū)彼此分離。而后，進(jìn)行第二摻雜工藝，在第一柵極結(jié)構(gòu)二側(cè)的基底中分別形成第一 N型源極區(qū)與第一 N型漏極區(qū)，以及在第二柵極結(jié)構(gòu)二側(cè)的基底中分別形成第二N型源極區(qū)與第二N型漏極區(qū)，其中N型摻雜區(qū)位于第二 N型漏極區(qū)中且與第二 N型漏極區(qū)的頂面連接，P型摻雜區(qū)位于第二 N型漏極區(qū)下方且與第二 N型漏極區(qū)的底面連接。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的靜電放電保護(hù)元件的制造方法，其中所述的P型摻雜區(qū)例如與第二 N型漏極區(qū)的部分底面連接。前述的靜電放電保護(hù)元件的制造方法，其中所述的P型摻雜區(qū)例如與第二 N型漏極區(qū)的整個底面連接。前述的靜電放電保護(hù)元件的制造方法，其中所述的N型摻雜區(qū)例如與第二 N型漏極區(qū)的部分頂面連接。前述的靜電放電保護(hù)元件的制造方法，其中所述的N型摻雜區(qū)例如與第二 N型漏極區(qū)的整個頂面連接。前述的靜電放電保護(hù)元件的制造方法，其中所述的第二 N型漏極區(qū)的摻雜濃度例如大于N型摻雜區(qū)的摻雜濃度。前述的靜電放電保護(hù)元件的制造方法，其中所述的基底例如為P型基底，且P型摻雜區(qū)的摻雜濃度大于基底的摻雜濃度。本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種半導(dǎo)體元件，其包括基底、記憶體以及靜電放電保護(hù)元件。基底具有記憶體區(qū)與周邊電路區(qū)。記憶體配置于記憶體區(qū)。靜電放電保護(hù)元件配置于周邊電路區(qū)。靜電放電保護(hù)元件包括柵極、柵介電層、N型源極區(qū)、N型漏極區(qū)、N型摻雜區(qū)以及P型摻雜區(qū)。柵介電層配置于基底上。柵極配置于柵介電層上。N型源極區(qū)與N型漏極區(qū)分別配置于柵極二側(cè)的基底中。N型摻雜區(qū)配置于N型漏極區(qū)中，且與N型漏極區(qū)的頂面連接。P型摻雜區(qū)配置于N型漏極區(qū)下方，且與N型漏極區(qū)的底面連接。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的半導(dǎo)體元件，其中所述的P型摻雜區(qū)例如與N型漏極區(qū)的部分底面連接。前述的半導(dǎo)體元件，其中所述的P型摻雜區(qū)例如與N型漏極區(qū)的整個底面連接。前述的半導(dǎo)體元件，其中所述的N型摻雜區(qū)例如與N型漏極區(qū)的部分頂面連接。前述的半導(dǎo)體元件，其中所述的N型摻雜區(qū)例如與N型漏極區(qū)的整個頂面連接。
·
前述的半導(dǎo)體元件，其中所述的N型漏極區(qū)的摻雜濃度例如大于N型摻雜區(qū)的摻雜濃度。前述的半導(dǎo)體元件，其中所述的基底例如為P型基底，且P型摻雜區(qū)的摻雜濃度大于基底的摻雜濃度。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。借由上述技術(shù)方案，本發(fā)明半導(dǎo)體元件、靜電放電保護(hù)元件及其制造方法至少具有下列優(yōu)點(diǎn)及有益效果在本發(fā)明的靜電放電保護(hù)元件中，由于N型漏極區(qū)下方配置有P型摻雜區(qū)，因此當(dāng)靜電電流產(chǎn)生且流至靜電放電保護(hù)元件時，流至N型漏極區(qū)的靜電電流會向下流至P型摻雜區(qū)，藉此改變靜電電流的路徑，進(jìn)而避免基底表面的元件受到靜電電流的影響而損壞。此外，本發(fā)明將上述P型摻雜區(qū)的形成步驟整合至記憶體區(qū)的工藝中，因此可降低工藝復(fù)雜度，并且可降低生產(chǎn)成本。綜上所述，本發(fā)明在技術(shù)上有顯著的進(jìn)步，并具有明顯的積極效果，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖I是依照本發(fā)明一實(shí)施例所繪示的靜電放電保護(hù)元件的剖面示意圖。圖2是依照本發(fā)明另一實(shí)施例所繪示的靜電放電保護(hù)元件的剖面示意圖。圖3是依照本發(fā)明又一實(shí)施例所繪示的靜電放電保護(hù)元件的剖面示意圖。圖4是依照本發(fā)明又一實(shí)施例所繪示的靜電放電保護(hù)元件的剖面示意圖。圖5A至圖5C是依照本發(fā)明一實(shí)施例所繪示的靜電放電保護(hù)元件的制造流程的剖面示意圖。圖6是靜電放電保護(hù)元件中電壓與電流的關(guān)系圖。圖7是在形成靜電放電保護(hù)元件之后形成接觸窗的剖面示意圖。10、20、30、40 :靜電放電保護(hù)元件 100 :基底100a:記憶體區(qū)IOOb :周邊電路區(qū)102 :柵極104:柵介電層106 N型源極區(qū)108 N型漏極區(qū)
110 N型摻雜區(qū)112 P型摻雜區(qū)500:第一柵極結(jié)構(gòu)500a:穿隧介電層500b :浮置柵極500c :柵間介電層500d :控制柵極502 :第二柵極結(jié)構(gòu)700、702:接觸窗704 :介電層
具體實(shí)施例方式為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對依據(jù)本發(fā)明提出的半導(dǎo)體元件、靜電放電保護(hù)元件及其制造方法其具體實(shí)施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說明如后。
有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點(diǎn)及功效，在以下配合參考圖式的較佳實(shí)施例的詳細(xì)說明中將可清楚呈現(xiàn)。通過具體實(shí)施方式
的說明，應(yīng)當(dāng)可對本發(fā)明為達(dá)成預(yù)定目的所采取的技術(shù)手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。圖I是依照本發(fā)明一實(shí)施例所繪示的靜電放電保護(hù)元件的剖面示意圖。請參閱圖I所示，靜電放電保護(hù)元件10包括柵極102、柵介電層104、N型源極區(qū)106、N型漏極區(qū)108、N型摻雜區(qū)110以及P型摻雜區(qū)112。柵極102配置于基底100上。柵極102例如為多晶硅柵極、硅鍺柵極或金屬柵極。柵介電層104配置于柵極102與基底100之間。柵介電層104例如為氧化層、氮化層、氮氧化層、經(jīng)氮化的氧化層(nitrided oxide layer)、高介電常數(shù)層或其組合。N型源極區(qū)106與N型漏極區(qū)108分別配置于柵極102 二側(cè)的基底100中。N型源極區(qū)106與N型漏極區(qū)108中的摻質(zhì)例如為磷或砷，其摻雜濃度例如介于3 X IO15原子/平方厘米至6 X IO15原子/平方厘米。此外，N型摻雜區(qū)110配置于N型漏極區(qū)108中，且與N型漏極區(qū)108的部分頂面連接。在本實(shí)施例中，N型摻雜區(qū)110配置為遠(yuǎn)離柵極102。N型摻雜區(qū)110中的摻質(zhì)例如為磷或砷，其摻雜濃度例如介于I X IO15原子/平方厘米至2 X IO15原子/平方厘米。P型摻雜區(qū)112配置于N型漏極區(qū)108下方，且與N型漏極區(qū)108的部分底面連接。在本實(shí)施例中，P型摻雜區(qū)112配置為遠(yuǎn)離柵極102，且P型摻雜區(qū)112的位置與N型摻雜區(qū)110的位置對應(yīng)。當(dāng)然，在其他實(shí)施例中，P型摻雜區(qū)112的位置也可以不與N型摻雜區(qū)110的位置對應(yīng)。P型摻雜區(qū)112中的摻質(zhì)例如為硼或銦，其摻雜濃度例如介于5 X IO13原子/平方厘米至7 X IO13原子/平方厘米。需要注意的是，當(dāng)基底100為摻雜有P型摻質(zhì)的P型基底時，P型摻雜區(qū)112的摻雜濃度必須大于P型基底的摻雜濃度。P型基底的摻雜濃度例如介于7X IO11原子/平方厘米至9 X IO11原子/平方厘米。當(dāng)靜電電流產(chǎn)生且流至靜電放電保護(hù)元件10時，靜電電流會經(jīng)由漏極接觸窗(未繪示)流至N型漏極區(qū)108。之后，由于N型漏極區(qū)108下方配置有P型摻雜區(qū)112，因此流至N型漏極區(qū)108的靜電電流會向下流至P型摻雜區(qū)112，藉此改變靜電電流的路徑，進(jìn)而避免基底100表面的元件受到靜電電流的影響而損壞。圖2是依照本發(fā)明另一實(shí)施例所繪示的靜電放電保護(hù)元件的剖面示意圖。請參閱圖2所示，靜電放電保護(hù)元件20與靜電放電保護(hù)元件10的差別在于在靜電放電保護(hù)元件20中，N型摻雜區(qū)110與P型摻雜區(qū)112配置為鄰近柵極102，且P型摻雜區(qū)112的位置與N型摻雜區(qū)110的位置對應(yīng)。當(dāng)然，在其他實(shí)施例中，P型摻雜區(qū)112的位置也可以不與N型摻雜區(qū)110的位置對應(yīng)。圖3是依照本發(fā)明又一實(shí)施例所繪示的靜電放電保護(hù)元件的剖面示意圖。請參閱圖3所示，靜電放電保護(hù)元件30與靜電放電保護(hù)元件10的差別在于在靜電放電保護(hù)元件30中，N型摻雜區(qū)110配置為鄰近柵極102，而P型摻雜區(qū)112配置為遠(yuǎn)離柵極102。當(dāng)然，在其他實(shí)施例中，也可以是N型摻雜區(qū)110配置為遠(yuǎn)離柵極102，而P型摻雜區(qū)112配置為鄰近柵極102。特別一提的是，在N型摻雜區(qū)110與N型漏極區(qū)108的部分頂面連接且P型摻雜區(qū)112與N型漏極區(qū)108的部分底面連接的情況下，N型摻雜區(qū)110與P型摻雜區(qū)112的位置并不限于圖I至圖3所示，N型摻雜區(qū)110與P型摻雜區(qū)112可視實(shí)際需求而配置于所需的位置。圖4是依照本發(fā)明又一實(shí)施例所繪示的靜電放電保護(hù)元件的剖面示意圖。請參閱圖4所示，靜電放電保護(hù)元件40與靜電放電保護(hù)元件10的差別在于在靜電放電保護(hù)元件40中，N型摻雜區(qū)110與N型漏極區(qū)108的整個頂面連接，且P型摻雜區(qū)112與N型漏極區(qū)108的整個底面連接。以下將以圖I中的靜電放電保護(hù)元件10為例來說明靜電放電保護(hù)元件的制造方法。本領(lǐng)域技術(shù)人員也可將上述制造方法應(yīng)用于制造本發(fā)明其他實(shí)施例中的靜電放電保護(hù)元件。圖5A至圖5C是依照本發(fā)明一實(shí)施例所繪示的靜電放電保護(hù)元件的制造流程的剖面示意圖。首先，請參閱圖5A所示,提供具有記憶體區(qū)IOOa與周邊電路區(qū)IOOb的基底100。記憶體區(qū)IOOa為用以形成記憶體的區(qū)域，而周邊電路區(qū)IOOb為用以形成本發(fā)明的靜電放電保護(hù)元件的區(qū)域。然后，在記憶體區(qū)IOOa形成第一柵極結(jié)構(gòu)500，以及在周邊電路區(qū)IOOb形成第二柵極結(jié)構(gòu)502。在本實(shí)施例中,第一柵極結(jié)構(gòu)500包括穿隧介電層500a、浮置柵極500b、柵間介電層500c以及控制柵極500d。然而，本發(fā)明并不以此為限，第一柵極結(jié)構(gòu)500也可為其他熟知的記憶體柵極結(jié)構(gòu)。此外，第二柵極結(jié)構(gòu)502包括柵介電層104以及柵極102。第一柵極結(jié)構(gòu)500與第二柵極結(jié)構(gòu)502的形成方法為本領(lǐng)域技術(shù)人員所熟知，在此不再贅述。然后，請參閱圖5B所示，進(jìn)行第一摻雜工藝，在第一柵極結(jié)構(gòu)500下方的基底100中形成P型口袋型摻雜區(qū)504以及在第一柵極結(jié)構(gòu)500 二側(cè)的基底100中形成N型淡摻雜區(qū)506，以及在第二柵極結(jié)構(gòu)502—側(cè)的基底100中形成N型摻雜區(qū)110與P型摻雜區(qū)112。P型口袋型摻雜區(qū)504與N型淡摻雜區(qū)506鄰接。第一摻雜工藝?yán)鐬殡x子植入工藝。藉由控制離子植入的深度，使得P型摻雜區(qū)112位于N型摻雜區(qū)110的下方，且P型摻雜區(qū)112與N型摻雜區(qū)110彼此分離。P型口袋型摻雜區(qū)504與P型摻雜區(qū)112中的摻質(zhì)例如為硼或銦，其摻雜濃度例如介于5 X IO13原子/平方厘米至7 X IO13原子/平方厘米。N型淡摻雜區(qū)506與N型摻雜區(qū)110中的摻質(zhì)例如為磷或砷，其摻雜濃度例如介于I X IO15原子·/平方厘米至2 X IO15原子/平方厘米。之后，請參閱圖5C所示，進(jìn)行第二摻雜工藝，在第一柵極結(jié)構(gòu)500 二側(cè)的基底100中形成N型源極/漏極區(qū)508，以及在第二柵極結(jié)構(gòu)502 二側(cè)的基底100中分別形成N型源極區(qū)106與N型漏極區(qū)108，以形成靜電放電保護(hù)元件10。第二摻雜工藝?yán)鐬殡x子植入工藝。藉由控制離子植入的深度，使得N型摻雜區(qū)110位于N型漏極區(qū)108中且與N型漏極區(qū)108的部分頂面連接，P型摻雜區(qū)112位于N型漏極區(qū)108下方且與N型漏極區(qū)108的部分底面連接。N型源極/漏極區(qū)508、N型源極區(qū)106與N型漏極區(qū)108中的摻質(zhì)例如為磷或砷，其摻雜濃度例如介于3 X IO15原子/平方厘米至6 X IO15原子/平方厘米。在上述靜電放電保護(hù)元件10的制造過程中，周邊電路區(qū)IOOb中的N型摻雜區(qū)110與P型摻雜區(qū)112以及記憶體區(qū)IOOa中的P型口袋型摻雜區(qū)504與N型淡摻雜區(qū)506是在同一摻雜工藝中形成，亦即不需使用額外的步驟來形成本發(fā)明中用以改變靜電電流的路徑的N型摻雜區(qū)110與P型摻雜區(qū)112，因而降低了靜電放電保護(hù)元件的工藝復(fù)雜度，且降低了生產(chǎn)成本。圖6是靜電放電保護(hù)元件中電壓與電流的關(guān)系圖。由圖6可以看出，將本發(fā)明實(shí)施例的靜電放電保護(hù)元件(N型漏極區(qū)中形成有N型摻雜區(qū)，且N型漏極區(qū)下方形成有P型摻雜區(qū))與先前技術(shù)的靜電放電保護(hù)元件(N型漏極區(qū)中未形成有N型摻雜區(qū)，且N型漏極 區(qū)下方未形成有P型摻雜區(qū))相比，本發(fā)明實(shí)施例的靜電放電保護(hù)元件可具有較低的導(dǎo)通電阻(turn-on resistance),因此在施加相同電壓的情況下,本發(fā)明實(shí)施例的靜電放電保護(hù)元件可承受較高的電流。因此，本發(fā)明實(shí)施例的靜電放電保護(hù)元件可具有較佳的靜電放電保護(hù)效果。此外，在形成靜電放電保護(hù)元件之后，還會形成與N型源極區(qū)、N型漏極區(qū)電性連接的接觸窗(contact)。以下將以靜電放電保護(hù)元件10為例作說明。圖7是在形成靜電放電保護(hù)元件之后形成接觸窗的剖面示意圖。請參閱圖7所示，形成覆蓋靜電放電保護(hù)元件10的介電層704，且在介電層704中形成接觸窗700、702，其中接觸窗700與N型源極區(qū)106電性連接，而接觸窗702與N型漏極區(qū)108電性連接。接觸窗700與第二柵極結(jié)構(gòu)502之間具有距離LI，且接觸窗702與第二柵極結(jié)構(gòu)502之間具有距離L2，其中距離L2大于或等于距離LI。距離LI例如介于0.5 μ m至Ιμπι之間。距離L2例如介于I μ m至3 μ m之間。距離L2較佳為2 μ m,使得靜電放電保護(hù)元件10能夠具有較佳的第二崩潰失效電流(second breakdown failure current)。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種靜電放電保護(hù)元件，其特征在于其包括一柵介電層，配置于一基底上；一柵極，配置于該柵介電層上；一 N型源極區(qū)與一 N型漏極區(qū)，分別配置于該柵極二側(cè)的該基底中；一 N型摻雜區(qū)，配置于該N型漏極區(qū)中，且與該N型漏極區(qū)的頂面連接；以及一 P型摻雜區(qū)，配置于該N型漏極區(qū)下方，且與該N型漏極區(qū)的底面連接。
2.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)元件，其特征在于其中所述的P型摻雜區(qū)與該 N型漏極區(qū)的部分底面連接。
3.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)元件，其特征在于其中所述的N型摻雜區(qū)與該 N型漏極區(qū)的部分頂面連接。
4.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)元件，其特征在于其中所述的N型漏極區(qū)的摻雜濃度大于該N型摻雜區(qū)的摻雜濃度。
5.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)元件，其特征在于其中所述的基底為P型基底， 且該P(yáng)型摻雜區(qū)的摻雜濃度大于該基底的摻雜濃度。
6.一種靜電放電保護(hù)元件的制造方法，其特征在于其包括以下步驟提供一基底，該基底具有一記憶體區(qū)與一周邊電路區(qū)；在該記憶體區(qū)形成一第一柵極結(jié)構(gòu)，以及在該周邊電路區(qū)形成一第二柵極結(jié)構(gòu)； 在該第一柵極結(jié)構(gòu)下方的該基底中形成一P型口袋型摻雜區(qū)以及在該第一柵極結(jié)構(gòu)二側(cè)的該基底中形成一 N型淡摻雜區(qū)，以及在該第二柵極結(jié)構(gòu)一側(cè)的該基底中形成一 N型摻雜區(qū)與一 P型摻雜區(qū)，其中該P(yáng)型口袋型摻雜區(qū)與該N型淡摻雜區(qū)鄰接，該P(yáng)型摻雜區(qū)位于該N型摻雜區(qū)的下方；以及在該第一柵極結(jié)構(gòu)二側(cè)的該基底中分別形成一第一 N型源極區(qū)與一第一 N型漏極區(qū)， 以及在該第二柵極結(jié)構(gòu)二側(cè)的該基底中分別形成一第二 N型源極區(qū)與一第二 N型漏極區(qū)， 其中該N型摻雜區(qū)位于該第二 N型漏極區(qū)中且與該第二 N型漏極區(qū)的頂面連接，該P(yáng)型摻雜區(qū)位于該第二 N型漏極區(qū)下方且與該第二 N型漏極區(qū)的底面連接。
7.根據(jù)權(quán)利要求6所述的靜電放電保護(hù)元件的制造方法，其特征在于其中所述的P型摻雜區(qū)與該第二 N型漏極區(qū)的整個底面連接。
8.根據(jù)權(quán)利要求6所述的靜電放電保護(hù)元件的制造方法，其特征在于其中所述的N型摻雜區(qū)與該第二 N型漏極區(qū)的整個頂面連接。
9.一種半導(dǎo)體元件，其特征在于其包括一基底，具有一記憶體區(qū)與一周邊電路區(qū)；一記憶體，配置于該記憶體區(qū)；以及一靜電放電保護(hù)元件，配置于該周邊電路區(qū)，該靜電放電保護(hù)元件包括一柵介電層，配置于該基底上；一柵極，配置于該柵介電層上；一 N型源極區(qū)與一 N型漏極區(qū)，分別配置于該柵極二側(cè)的該基底中；一 N型摻雜區(qū)，配置于該N型漏極區(qū)中，且與該N型漏極區(qū)的頂面連接；以及一 P型摻雜區(qū)，配置于該N型漏極區(qū)下方，且與該N型漏極區(qū)的底面連接。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件，其特征在于其中所述的基底為P型基底，且該P(yáng)型摻雜區(qū)的摻雜濃度大于該基底的摻雜濃度。
全文摘要
本發(fā)明是有關(guān)于一種半導(dǎo)體元件、靜電放電保護(hù)元件及其制造方法。該靜電放電保護(hù)元件包括柵極、柵介電層、N型源極區(qū)、N型漏極區(qū)、N型摻雜區(qū)以及P型摻雜區(qū)。柵介電層配置于基底上。柵極配置于柵介電層上。N型源極區(qū)與N型漏極區(qū)分別配置于柵極二側(cè)的基底中。N型摻雜區(qū)配置于N型漏極區(qū)中，且與N型漏極區(qū)的頂面連接。P型摻雜區(qū)配置于N型漏極區(qū)下方，且與N型漏極區(qū)的底面連接。另外本發(fā)明還提供了一種半導(dǎo)體元件和靜電放電保護(hù)元件的制造方法。
文檔編號H01L29/06GK102931183SQ201110230399
公開日2013年2月13日 申請日期2011年8月8日 優(yōu)先權(quán)日2011年8月8日
發(fā)明者何介暐 申請人:旺宏電子股份有限公司