專利名稱：一種后柵極兩晶體管dram的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種后柵極兩晶體管DRAM的制造方法。
背景技術(shù)：
在半導(dǎo)體制造過程中，隨著半導(dǎo)體集成電路進(jìn)入更高階的時(shí)代(Generation)，和高集成密度、低漏電的電容器制備難度不斷的增加，傳統(tǒng)1晶體管1電容(1 Transistor 1 Capacitance，簡(jiǎn)稱ITIC)結(jié)構(gòu)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random Access Memory，簡(jiǎn)稱DRAM)所面臨的挑戰(zhàn)越來越大。因此，目前對(duì)可能替代ITlC結(jié)構(gòu)DRAM的2T(Transist0r) 甚至IT結(jié)構(gòu)的零電容動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Zero-Capacitor RAM或Capacitor less RAM, 簡(jiǎn)稱Z-RAM)的研究越來越熱門。由于Z-RAM不僅能夠?qū)RAM的存儲(chǔ)密度翻一番，還能將處理器的緩存容量提高5 倍，且無需使用特殊的材料或更先進(jìn)的制造工藝，所以Z-RAM具有良好的應(yīng)用前景。美國(guó)專利(專利號(hào)US20100329043. Al，Two-Transistor Floating-Body Dynamic Memory Cell)公布了一種浮體單元(Floating Body / Gate Cell，簡(jiǎn)稱FBGC) 2T DRAM結(jié)構(gòu)的改進(jìn)版。如圖1所示為以NMOS為例的2T DRAM結(jié)構(gòu)的改進(jìn)版的FBGC單元結(jié)構(gòu)圖，是基于絕緣體上硅(Silicon On Insulator，簡(jiǎn)稱S0I)的雙MOS結(jié)構(gòu)，采用部分耗盡(Partial D印letion，簡(jiǎn)稱PD)工藝或全耗盡(Full D印letion，簡(jiǎn)稱FD)工藝制備。其中，Tl的漏端接位線1 (Bitlinel，簡(jiǎn)稱BLl)，源端為P+而非N+，源端接T2的柵極G2，此時(shí)的Tl其實(shí)是一個(gè)隧道(tunneling)場(chǎng)效應(yīng)晶體管(Field Effect Transistor, 簡(jiǎn)稱FET)，其利用帶帶隧穿(Band to Band Tunneling，簡(jiǎn)稱BTB tunneling)或者柵極誘生漏極漏電流效應(yīng)(Gate-induced Drain Leakage，簡(jiǎn)稱GIDL)對(duì)Tl的浮體(Floating Body)充正電荷(charging)進(jìn)行寫(write) "1"，利用Tl的體源間PN結(jié)正向偏置放電 (discharging)進(jìn)行寫(write) 〃0"；而Tl的源端使用P+有利于Tl源端直接連接?xùn)艠O，同時(shí)省去了 Tl的體接觸(Body Contact)，從而增大了集成密度。〃0"和"1〃的讀(read)結(jié)果為位線2(Bitline2，簡(jiǎn)稱BL2)的電壓或者電流結(jié)果。如圖2所示為以NMOS為例的FBGC單元結(jié)構(gòu)的一種工作模式，Zhichao Lu等人在 “一種簡(jiǎn)化的高級(jí)浮體單元DRAM單元(A Simplified Superior Floating-Body/Gate DRAM Cell),電子器件(Electron Devices), IEEE ELECTRON DEVICE LETTERS, VOL. 30, NO. 3， MARCH 2009”中對(duì)該工作模式作了詳細(xì)描述。其中Tl的漏端與柵極有20-30nm的交迭區(qū) (overlap)。如圖3和4所示，當(dāng)寫(write) 〃1〃時(shí)JL負(fù)電壓，BLl正電壓，由于Tl漏柵過量交迭區(qū)(overlap)，GIDL效應(yīng)大大增大，從而加速對(duì)Tl體區(qū)的充電。而當(dāng)寫(write) "0" 時(shí)，WL正電壓，BLl負(fù)電壓，Tl體漏PN結(jié)正偏，實(shí)現(xiàn)對(duì)Tl體區(qū)的放電。其中，T2的柵極由 Tl的源體電荷驅(qū)動(dòng)，讀(read)動(dòng)作由讀取T2漏端的電流信號(hào)或者電壓信號(hào)實(shí)現(xiàn)。上述的FBGC 2T DRAM結(jié)構(gòu)雖然很有新穎性，但沒有解決可制造性(Design for Manufacturability，簡(jiǎn)稱DFM)問題，即如何在工藝上通過自對(duì)準(zhǔn)有效實(shí)現(xiàn)不同于常規(guī)CMOS工藝的漏柵交迭區(qū)(overlap)延伸特性。

發(fā)明內(nèi)容
本發(fā)明公開了一種后柵極兩晶體管DRAM的制造方法，采用后柵極高介電常數(shù)金屬柵工藝制備的兩晶體管DRAM結(jié)構(gòu)至少包含一個(gè)第一晶體管和一個(gè)第二晶體管，且在第一、第二晶體管各自所包含的柵槽中均填充有樣本柵，對(duì)樣本柵進(jìn)行回蝕后，在柵槽的底部向上依次設(shè)置有高介電層和金屬氧化物介電材料層，其中，包括以下步驟
步驟Si，于兩晶體晶體管DRAM結(jié)構(gòu)上旋涂光刻膠，曝光、顯影后去除第一晶體管結(jié)構(gòu)區(qū)域上的光刻膠，形成光阻；
步驟S2，于從光阻中暴露的柵槽處進(jìn)行角度傾斜離子注入工藝，對(duì)第一晶體管柵槽中的金屬氧化物介電材料層靠近第一晶體管漏極的一端進(jìn)行功函數(shù)調(diào)節(jié)，使第一晶體管的溝道區(qū)域中靠近漏極的區(qū)域反型成與其漏極相同的摻雜類型。上述的后柵極兩晶體管DRAM的制造方法，其中，第一、二晶體管柵槽底部的高介電層和金屬氧化物介電材料層在填充樣本柵制備之前制備，或者在樣本柵回蝕之后制備。上述的后柵極兩晶體管DRAM的制造方法，可選地，其中，第一、二晶體管高介電層與其溝道之間可設(shè)置有薄氧化層。上述的后柵極兩晶體管DRAM的制造方法，其中，第一晶體管的源極為P+型，其漏極為N+型，第二晶體管的源漏極均為N+型。上述的后柵極兩晶體管DRAM的制造方法，其中，角度傾斜離子注入工藝注入的離子為功函數(shù)較小的離子，如以 Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、 Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac、Th 等元素為基的離子。上述的后柵極兩晶體管DRAM的制造方法，其中，第一晶體管的源極為N+型，漏極為P+型，溝道為N型；第二晶體管的源漏極均為P+型，溝道為N型。上述的后柵極兩晶體管DRAM的制造方法，其中，角度傾斜離子注入工藝注入的離子為功函數(shù)較大的離子，如以 B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg、Po 等元素為基的離子。上述的后柵極兩晶體管DRAM的制造方法，其中，還包括離子注入后采用絕緣襯底上的硅后柵極高介電常數(shù)金屬柵工藝，完成兩晶體管DRAM器件的制備；其中，第一晶體管源極與第二晶體管柵極連接，第二晶體管源極接地。本發(fā)明還公開一種后柵極兩晶體管DRAM的制造方法，采用后柵極高介電常數(shù)金屬柵工藝制備的兩晶體管DRAM結(jié)構(gòu)至少包含一個(gè)第一晶體管和一個(gè)第二晶體管，且在第一、第二晶體管各自所包含的柵槽中均填充有樣本柵，對(duì)樣本柵進(jìn)行回蝕后，在柵槽的底部保留薄氧化層，其中，包括以下步驟
步驟Si，于兩晶體晶體管DRAM結(jié)構(gòu)上旋涂光刻膠，曝光、顯影后去除第一晶體管結(jié)構(gòu)區(qū)域上的光刻膠，形成光阻；
步驟S2，于從光阻中暴露的柵槽處進(jìn)行角度傾斜離子注入工藝，使第一晶體管的溝道區(qū)域中靠近漏極的區(qū)域反型成與其漏極相同的摻雜類型，并激活所注入的離子。上述的后柵極兩晶體管DRAM的制造方法，其中，所述步驟S2中激活注入的離子， 即采用快速熱處理工藝、峰值退火工藝或閃光退火工藝以激活注入的離子。
上述的后柵極兩晶體管DRAM的制造方法，其中，第一晶體管的源極為P+型，漏極為N+型，溝道為P型；第二晶體管的源漏極均為N+型，溝道為P型。上述的后柵極兩晶體管DRAM的制造方法，其中，角度傾斜離子注入工藝注入的離子為以P或As等元素為基的離子。上述的后柵極兩晶體管DRAM的制造方法，其中，第一晶體管的源極為N+型，漏極為P+型，溝道為N型；第二晶體管的源漏極均為P+型，溝道為N型。上述的后柵極兩晶體管DRAM的制造方法，其中，所述離子注入的離子為以B、BF2, BF或In等為基的離子。上述的后柵極兩晶體管DRAM的制造方法，其中，還包括離子注入后采用絕緣襯底上的硅后柵極高介電常數(shù)金屬柵工藝，完成兩晶體管DRAM器件的制備；其中，第一晶體管源極與第二晶體管柵極連接，第二晶體管源極接地。綜上所述，由于采用了上述技術(shù)方案，本發(fā)明提出一種后柵極兩晶體管DRAM的制造方法，通過功函數(shù)調(diào)節(jié)或離子注入補(bǔ)償工藝，解決了 FBGC 2T DRAM結(jié)構(gòu)的可制造性 (Design for Manufacturability，簡(jiǎn)稱DFM)問題，即通過功函數(shù)調(diào)節(jié)或離子注入補(bǔ)償工藝，以在工藝上通過自對(duì)準(zhǔn)實(shí)現(xiàn)不同于常規(guī)CMOS工藝的漏柵交迭區(qū)(overlap)延伸特性， 且工藝簡(jiǎn)單，易于實(shí)現(xiàn)操作。


圖1是本發(fā)明背景技術(shù)中FBGC 2T DRAM結(jié)構(gòu)示意圖2是本發(fā)明背景技術(shù)中FBGC 2T DRAM結(jié)構(gòu)一種工作模式的結(jié)構(gòu)示意圖； 圖3-4是本發(fā)明背景技術(shù)中FBGC 2T DRAM結(jié)構(gòu)一種工作模式的仿真示意圖； 圖5-8是本發(fā)明實(shí)施例一的流程示意圖； 圖9-12是本發(fā)明實(shí)施例二的流程示意圖； 圖13-16是本發(fā)明實(shí)施例三的流程示意圖； 圖17-20是本發(fā)明實(shí)施例四的流程示意圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步的說明 實(shí)施例一
如圖5-8所示，以NMOS為例，采用該工作模式通過功函數(shù)進(jìn)行調(diào)節(jié)，本發(fā)明一種后柵極兩晶體管DRAM的制造方法，采用后柵極(Gate-Last)高介電常數(shù)金屬柵(High-K Metal-gate，簡(jiǎn)稱HKMG)工藝制備的兩晶體管(2T)DRAM結(jié)構(gòu)1包含第一晶體管101和第二晶體管102，且在第一晶體管101和第二晶體管102各自所包含的柵槽109、110中均填充有樣本柵，對(duì)樣本柵進(jìn)行回蝕后，在柵槽109、110的底部向上依次設(shè)置有高介電層1032、1042 和金屬氧化物介電材料層103^104^第一晶體管101的源極107為ρ+型，漏極108為η+型，其柵槽109的底部設(shè)置有位于其溝道111上方的薄氧化層(Dummy Oxide) 105，由金屬氧化物介電材料層(Cap layer) 1031和高介電層(HK layer) 1032構(gòu)成的介電層(Dielectric layer) 103，薄氧化層105位于溝道111和高介電層1032之間，金屬氧化物介電材料層1031覆蓋高介電層1032。第二晶體管102為NMOS管，其柵槽110的底部同樣設(shè)置有位于其溝道112上方的薄氧化層(Dummy Oxide) 106，由金屬氧化物介電材料層(Cap layer) 1041和高介電層(HK layer) 1042構(gòu)成的介電層(Dielectric layer)104，薄氧化層106位于溝道112和高介電層1042之間，金屬氧化物介電材料層1041覆蓋高介電層1042。其中，介電層103、104在樣本柵制備工藝之前或于柵槽109、110形成之后制備。然后，旋涂光刻膠，曝光、顯影后去除第一晶體管101區(qū)域上的光刻膠，形成只覆蓋第二晶體管102區(qū)域的光阻113后，進(jìn)行角度傾斜離子注入工藝114，注入功函數(shù)較小的離子，如以 Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、 Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra, Ac、Th等元素為基的離子，以于第一晶體管101的柵槽109底部的金屬氧化物介電材料層1031上靠近其漏極108部分形成功函數(shù)調(diào)整區(qū)域1034 和剩余金屬氧化物介電材料層1033，在不加?xùn)艍旱那闆r下使位于柵槽109下方靠近其漏極 108的溝道111中形成反型區(qū)域115，即功函數(shù)調(diào)整區(qū)域1034相對(duì)于剩余金屬氧化物介電材料層1033的功函數(shù)較小，反型區(qū)域115為漏柵交迭區(qū)，且與漏極108 —樣為η+型。之后，去除光阻113，繼續(xù)采用絕緣襯底上的硅后柵極工藝高介電常數(shù)金屬柵(S0I Gate Last HKMG)制備工藝，完成2T結(jié)構(gòu)DRAM器件的制備。最后，將制備的2T結(jié)構(gòu)DRAM器件的第一晶體管101的源極116與其第二晶體管 102的柵極118連接，第二晶體管的源極117接地。實(shí)施例二
如圖9-12所示，以PMOS為例，采用上述工作模式通過功函數(shù)進(jìn)行調(diào)節(jié)，本發(fā)明一種后柵極兩晶體管DRAM的制造方法，采用后柵極高介電常數(shù)金屬柵工藝制備的兩晶體管DRAM 結(jié)構(gòu)2包含第一晶體管201和第二晶體管202，且在第一晶體管201和第二晶體管202各自所包含的柵槽209、210中均填充有樣本柵，對(duì)樣本柵進(jìn)行回蝕后，在柵槽209、210的底部向上依次設(shè)置有高介電層2032、2042和金屬氧化物介電材料層203^204^第一晶體管201的源極207為η+型，漏極208為ρ+型，其柵槽209的底部設(shè)置有位于其溝道211上方的薄氧化層(Dummy Oxide) 205，由金屬氧化物介電材料層(Cap layer) 2031和高介電層(HK layer) 2032構(gòu)成的介電層(Dielectric layer) 203，薄氧化層205位于溝道211和高介電層2032之間，金屬氧化物介電材料層2031覆蓋高介電層2032。第二晶體管202為PMOS管，其柵槽210的底部同樣設(shè)置有位于其溝道212上方的薄氧化層(Dummy Oxide) 206，由金屬氧化物介電材料層(Cap layer) 2041和高介電層(HK layer) 2042構(gòu)成的介電層(Dielectric layer)204，薄氧化層206位于溝道212和高介電層2042之間，金屬氧化物介電材料層2041覆蓋高介電層2042。其中，介電層203、204在樣本柵制備工藝之前或于柵槽209、210形成之后制備。然后，旋涂光刻膠，曝光、顯影后去除第一晶體管201區(qū)域上的光刻膠，形成只覆蓋第二晶體管202區(qū)域的光阻213后，進(jìn)行角度傾斜離子注入工藝214，注入功函數(shù)較大的離子，如以 B、C、Al、Ti、Cr、Ni、Ge、As、k、Rh、Pd、Te、Re、Pt、Au、Hg、Po 等元素為基的離子， 以于第一晶體管201的柵槽209底部的金屬氧化物介電材料層2031上靠近其漏極208部分形成功函數(shù)調(diào)整區(qū)域2034和剩余金屬氧化物介電材料層2033，在不加?xùn)艍旱那闆r下使位于柵槽209下方靠近其漏極208的溝道211中形成反型區(qū)域215，即功函數(shù)調(diào)整區(qū)域2034相對(duì)于剩余金屬氧化物介電材料層2033的功函數(shù)較大，反型區(qū)域215為漏柵交迭區(qū)，且與漏極208 —樣為ρ+型。之后，去除光阻213，繼續(xù)采用絕緣襯底上的硅后柵極工藝高介電常數(shù)金屬柵(S0I Gate Last HKMG)制備工藝，完成2T結(jié)構(gòu)DRAM器件的制備。最后，將制備的2T結(jié)構(gòu)DRAM器件的第一晶體管201的源極216與其第二晶體管 202的柵極218連接，第二晶體管的源極217接地。綜上所述，由于采用了上述技術(shù)方案，本發(fā)明一種后柵極兩晶體管DRAM的制造方法，通過功函數(shù)調(diào)節(jié)以在工藝上通過自對(duì)準(zhǔn)實(shí)現(xiàn)不同于常規(guī)CMOS工藝的漏柵交迭區(qū) (overlap)延伸特性。實(shí)施例三
如圖13-16所示，以NMOS為例，采用上述工作模式和離子注入補(bǔ)償工藝，本發(fā)明一種后柵極兩晶體管DRAM的制造方法，采用后柵極(Gate-Last)高介電常數(shù)金屬柵(High-K Metal-gate，簡(jiǎn)稱HKMG)工藝制備的兩晶體管(2T)DRAM結(jié)構(gòu)3包含第一晶體管301和第二晶體管302，且在第一晶體管301和第二晶體管302各自所包含的柵槽309、310中均填充有樣本柵，對(duì)樣本柵進(jìn)行回蝕后，在柵槽309、310的底部保留薄氧化層303、304。第一晶體管301的源極305為ρ+型，漏極306為η+型，其柵槽309的底部保留有位于其溝道307上方的薄氧化層(Dummy Oxide) 303，薄氧化層303覆蓋其溝道307上。第二晶體管302為NMOS管，其柵槽310的底部保留有位于其溝道308上方的薄氧化層(Dummy Oxide) 304，薄氧化層304覆蓋其溝道308上。然后，旋涂光刻膠，曝光、顯影后去除第一晶體管301區(qū)域上的光刻膠，形成只覆蓋第二晶體管302區(qū)域的光阻311后，進(jìn)行角度傾斜離子注入工藝312，注入以P、As等元素為基的離子，在不加?xùn)艍旱那闆r下，使柵下靠近漏極306的溝道307區(qū)域形成反型區(qū)域 313，即反型區(qū)域313為與漏極306 —樣為η+型；再采用快速熱處理工藝(Rapid Thermal Processor，簡(jiǎn)稱RTP)、峰值退火工藝(Spike Anneal)或閃光退火工藝(Flash Anneal)激活上述注入的離子，以使反型區(qū)域313最終形成為漏柵交迭區(qū)。之后，去除光阻311，繼續(xù)采用絕緣襯底上的硅后柵極工藝高介電常數(shù)金屬柵(S0I Gate Last HKMG)制備工藝，完成2T結(jié)構(gòu)DRAM器件的制備。最后，將制備的2T結(jié)構(gòu)DRAM器件的第一晶體管301的源極314與其第二晶體管 302的柵極315連接，第二晶體管302的源極316接地。實(shí)施例四
如圖17-20所示，以PMOS為例，采用工作模式二和離子注入補(bǔ)償工藝，本發(fā)明一種后柵極兩晶體管DRAM的制造方法，采用后柵極(Gate-Last)高介電常數(shù)金屬柵(High-K Metal-gate，簡(jiǎn)稱HKMG)工藝制備的兩晶體管(2T)DRAM結(jié)構(gòu)4包含第一晶體管401和第二晶體管402，且在第一晶體管401和第二晶體管402各自所包含的柵槽409、410中均填充有樣本柵，對(duì)樣本柵進(jìn)行回蝕后，在柵槽409、410的底部保留薄氧化層403、404。第一晶體管401的源極405為η+型，漏極406為ρ+型，其柵槽409的底部保留有位于其溝道407上方的薄氧化層(Dummy 0xide)403，薄氧化層403覆蓋其溝道407上。第二晶體管402為PMOS管，其柵槽410的底部保留有位于其溝道408上方的薄氧化層(Dummy Oxide) 404，薄氧化層404覆蓋其溝道408上。然后，旋涂光刻膠，曝光、顯影后去除第一晶體管401區(qū)域上的光刻膠，形成只覆蓋第二晶體管402區(qū)域的光阻411后，進(jìn)行角度傾斜離子注入工藝412，注入以B、BF2, BF、 In等為基的離子，在不加?xùn)艍旱那闆r下，使柵下靠近漏極406的溝道407區(qū)域形成反型區(qū)域 413，即反型區(qū)域413為與漏極406 —樣為ρ+型；再采用快速熱處理工藝(Rapid Thermal Processor，簡(jiǎn)稱RTP)、峰值退火工藝(Spike Anneal)或閃光退火工藝(Flash Anneal)激活上述注入的離子，使反型區(qū)域413最終形成為漏柵交迭區(qū)。之后，去除光阻411，繼續(xù)采用絕緣襯底上的硅后柵極工藝高介電常數(shù)金屬柵(S0I Gate Last HKMG)制備工藝，完成2T結(jié)構(gòu)DRAM器件的制備。最后，將制備的2T結(jié)構(gòu)DRAM器件的第一晶體管401的源極414與其第二晶體管 402的柵極415連接，第二晶體管402的源極416接地。綜上所述，由于采用了上述技術(shù)方案，本發(fā)明一種后柵極兩晶體管DRAM的制造方法，通過離子注入補(bǔ)償以在工藝上通過自對(duì)準(zhǔn)實(shí)現(xiàn)不同于常規(guī)CMOS工藝的漏柵交迭區(qū) (overlap)延伸特性，且工藝簡(jiǎn)單，易于實(shí)現(xiàn)操作。以上對(duì)本發(fā)明的具體實(shí)施例進(jìn)行了詳細(xì)描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實(shí)施例。對(duì)于本領(lǐng)域技術(shù)人員而言，任何對(duì)本發(fā)明進(jìn)行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
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權(quán)利要求
1.一種后柵極兩晶體管DRAM的制造方法，采用后柵極高介電常數(shù)金屬柵工藝制備的兩晶體管DRAM結(jié)構(gòu)至少包含一個(gè)第一晶體管和一個(gè)第二晶體管，且在第一、第二晶體管各自所包含的柵槽中均填充有樣本柵，對(duì)樣本柵進(jìn)行回蝕后，在柵槽的底部向上依次設(shè)置有高介電層和金屬氧化物介電材料層，其特征在于，包括以下步驟步驟Si，于兩晶體晶體管DRAM結(jié)構(gòu)上旋涂光刻膠，曝光、顯影后去除第一晶體管結(jié)構(gòu)區(qū)域上的光刻膠，形成光阻；步驟S2，于從光阻中暴露的柵槽處進(jìn)行角度傾斜離子注入工藝，對(duì)第一晶體管柵槽中的金屬氧化物介電材料層靠近第一晶體管漏極的一端進(jìn)行功函數(shù)調(diào)節(jié)，使第一晶體管的溝道區(qū)域中靠近漏極的區(qū)域反型成與其漏極相同的摻雜類型。
2.根據(jù)權(quán)利要求1所述的后柵極兩晶體管DRAM的制造方法，其特征在于，第一、二晶體管柵槽底部的高介電層和金屬氧化物介電材料層在填充樣本柵制備，或者在樣本柵回蝕之后制備。
3.根據(jù)權(quán)利要求1所述的后柵極兩晶體管DRAM的制造方法，其特征在于，第一、二晶體管高介電層與其溝道之間設(shè)置有薄氧化層。
4.根據(jù)權(quán)利要求1所述的后柵極兩晶體管DRAM的制造方法，其特征在于，第一晶體管的源極為P+型，其漏極為N+型，第二晶體管的源漏極均為N+型。
5.根據(jù)權(quán)利要求4所述的后柵極兩晶體管DRAM的制造方法，其特征在于，角度傾斜離子注入工藝注入的離子為功函數(shù)較小的離子，如以Li、Mg、Ca、Sc,Mn, Ga、Rb, Sr、Y、Zr、Nb、 In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac、Th 元素為基的離子。
6.根據(jù)權(quán)利要求1所述的后柵極兩晶體管DRAM的制造方法，其特征在于，第一晶體管的源極為N+型，漏極為P+型，溝道為N型；第二晶體管的源漏極均為P+型，溝道為N型。
7.根據(jù)權(quán)利要求6所述的后柵極兩晶體管DRAM的制造方法，其特征在于，角度傾斜離子注入工藝注入的離子為功函數(shù)較大的離子，如以B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、 Te、Re、Pt、Au、Hg、Po元素為基的離子。
8.根據(jù)權(quán)利要求1所述的后柵極兩晶體管DRAM的制造方法，其特征在于，還包括離子注入后采用絕緣襯底上的硅后柵極高介電常數(shù)金屬柵工藝，完成兩晶體管DRAM器件的制備；其中，第一晶體管源極與第二晶體管柵極連接，第二晶體管源極接地。
9.一種后柵極兩晶體管DRAM的制造方法，采用后柵極高介電常數(shù)金屬柵工藝制備的兩晶體管DRAM結(jié)構(gòu)至少包含一個(gè)第一晶體管和一個(gè)第二晶體管，且在第一、第二晶體管各自所包含的柵槽中均填充有樣本柵，對(duì)樣本柵進(jìn)行回蝕后，在柵槽的底部保留薄氧化層，其特征在于，包括以下步驟步驟Si，于兩晶體晶體管DRAM結(jié)構(gòu)上旋涂光刻膠，曝光、顯影后去除第一晶體管結(jié)構(gòu)區(qū)域上的光刻膠，形成光阻；步驟S2，于從光阻中暴露的柵槽處進(jìn)行角度傾斜離子注入工藝，使第一晶體管的溝道區(qū)域中靠近漏極的區(qū)域反型成與其漏極相同的摻雜類型，并激活所注入的離子。
10.根據(jù)權(quán)利要求9所述的后柵極兩晶體管DRAM的制造方法，其特征在于，所述步驟 S2中激活注入的離子，即采用快速熱處理工藝、峰值退火工藝或閃光退火工藝以激活注入的離子。
11.根據(jù)權(quán)利要求9所述的后柵極兩晶體管DRAM的制造方法，其特征在于，第一晶體管的源極為P+型，其漏極為N+型，第二晶體管的源漏極均為N+型。
12.根據(jù)權(quán)利要求11所述的后柵極兩晶體管DRAM的制造方法，其特征在于，角度傾斜離子注入工藝注入的離子為以P或As元素為基的離子。
13.根據(jù)權(quán)利要求9所述的后柵極兩晶體管DRAM的制造方法，其特征在于，第一晶體管的源極為N+型，漏極為P+型，溝道為N型；第二晶體管的源漏極均為P+型，溝道為N型。
14.根據(jù)權(quán)利要求13所述的后柵極兩晶體管DRAM的制造方法，其特征在于，所述離子注入的離子為以B、BF2, BF或In為基的離子。
15.根據(jù)權(quán)利要求9所述的后柵極兩晶體管DRAM的制造方法，其特征在于，還包括離子注入后采用絕緣襯底上的硅后柵極高介電常數(shù)金屬柵工藝，完成兩晶體管DRAM器件的制備；其中，第一晶體管源極與第二晶體管柵極連接，第二晶體管源極接地。
全文摘要
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種后柵極兩晶體管DRAM的制造方法。本發(fā)明公開了一種后柵極兩晶體管DRAM的制造方法，通過功函數(shù)調(diào)節(jié)或離子注入補(bǔ)償工藝，解決了FBGC2TDRAM結(jié)構(gòu)的可制造性問題，即通過功函數(shù)調(diào)節(jié)或離子注入補(bǔ)償工藝，以在工藝上通過自對(duì)準(zhǔn)實(shí)現(xiàn)不同于常規(guī)CMOS工藝的漏柵交迭區(qū)延伸特性，且工藝簡(jiǎn)單，易于實(shí)現(xiàn)操作。
文檔編號(hào)H01L21/265GK102427025SQ20111023524
公開日2012年4月25日 申請(qǐng)日期2011年8月17日 優(yōu)先權(quán)日2011年8月17日
發(fā)明者邱慈云, 陳玉文, 顏丙勇, 黃曉櫓 申請(qǐng)人:上海華力微電子有限公司