專利名稱：半導體裝置及其制作方法
技術領域：
本發(fā)明涉及一種半導體裝置及其制作方法，尤指一種具有應變硅溝道區(qū)的半導體裝置及其制作方法。
背景技術：
隨著金屬氧化物半導體(metal-oxide-semiconductor, M0S)晶體管元件尺寸持續(xù)地縮小，已知技術提出以立體或非平面(non-planar)的晶體管元件例如多柵極場效晶體管(multiple gate field effect transistor, multiple gate FET)兀件取代平面晶體管元件的解決方式。由于多柵極場效晶體管元件的立體結構可增加柵極與鰭狀硅基體的接觸面積，因此，可進一步增加柵極對于溝道區(qū)域的載流子控制，從而降低小尺寸元件面臨的由源極引發(fā)的能帶降低(draininduced barrier lowering, DIBL)效應以及短溝道效應(short channel effect)。此外，由于多柵極場效晶體管元件中同樣長度的柵極具有更大·的溝道寬度，因而可獲得加倍的漏極驅動電流。因此，為符合高集成度、高效能和低耗電的半導體元件設計潮流以及產品需求，如何制作新穎的多柵極場效晶體管元件以增進電性表現(xiàn)仍為相關技術者所欲研究的課題。

發(fā)明內容
本發(fā)明的目的之一在于提供一種具有應變硅溝道區(qū)的半導體裝置及其制作方法。本發(fā)明的優(yōu)選實施例是提供一種制作半導體裝置的方法，包括下列步驟。首先，提供具有第一有源區(qū)域以及第二有源區(qū)域半導體基底。形成至少一第一鰭狀結構于第一有源區(qū)域上，而整個第一鰭狀結構具有第一應力。形成至少一第二鰭狀結構于第二有源區(qū)域上，而整個第二鰭狀結構具有不同于第一應力的第二應力。本發(fā)明的另一優(yōu)選實施例是提供一種半導體裝置，包括半導體基底，具有至少一第一有源區(qū)域以及至少一第二有源區(qū)域。其中，至少一第一鰭狀結構設置于第一有源區(qū)域，以及至少一第二鰭狀結構設置于第二有源區(qū)域。第一鰭狀結構具有第一應力，且第二鰭狀結構具有不同于第一應力的第二應力。本發(fā)明以離子注入工藝搭配選擇性外延生長工藝形成具有應變硅外延層的鰭狀結構，可避免已知應變硅外延層工藝中蝕刻、清洗等步驟對已形成結構造成的損傷，以及減少清洗溶液、蝕刻液及化學溶劑的殘留對半導體裝置的電性表現(xiàn)的不良影響。另外，本發(fā)明亦提出將具有應變硅外延層的鰭狀結構與金屬柵極工藝做進一步整合，形成新穎的多柵極場效晶體管元件以增進晶體管的速度效能及電性表現(xiàn)。


圖I至圖3為本發(fā)明優(yōu)選實施例的形成鰭狀結構的示意圖。圖4至圖9為本發(fā)明優(yōu)選實施例的形成半導體裝置的示意圖。圖10為本發(fā)明優(yōu)選實施例的半導體裝置的示意圖。
附圖標記說明10半導體基底11NMOS區(qū)13PMOS 區(qū)15 硬掩模16半導體層17介電層18鰭狀結構19淺溝槽隔離20虛置柵極21介電層22柵極材料層28蓋層32間隙壁34源極/漏極區(qū)36接觸洞蝕刻停止層38內層介電層·42高介電常數(shù)柵極介電層44功函數(shù)金屬層46金屬導電層48金屬柵極50第一功函數(shù)金屬層52第二功函數(shù)金屬層54第一柵極56第二柵極58第一鰭狀結構60第二鰭狀結構
具體實施例方式為使熟習本發(fā)明所屬技術領域的一般技術人員能更進一步了解本發(fā)明，下文特列舉本發(fā)明的優(yōu)選實施例，并配合附圖，詳細說明本發(fā)明的構成內容及所欲達成的功效。請參考圖I至圖3，圖I至圖3為本發(fā)明優(yōu)選實施例的形成鰭狀結構的示意圖。如圖I所示，本實施例首先提供半導體基底10。半導體基底10可包括塊硅(bulk silicon)基底，其上至少定義有第一有源區(qū)域以及第二有源區(qū)域等的二個有源區(qū)域，例如N型金屬氧化物半導體晶體管(NMOS)區(qū)11以及P型金屬氧化物半導體晶體管(PMOS)區(qū)13。此外，本發(fā)明的半導體基底10亦可為其他種類的基底,例如絕緣層上覆娃(silicon-on-insulator,SOI)基底，以提供較好的散熱與接地效果，且有助于降低成本與抑制噪聲。接著,進行選擇性外延生長(selective epitaxial growth, SEG)工藝于半導體基底10的表面全面性形成半導體層16，并使半導體層16的材料具有至少二種4A族元素，其成分組成可以硅鍺碳(Si(1_x_y)GexCy)表示，其中X及y為大于或等于O且小于I的正數(shù)，以利用娃鍺碳的晶格常數(shù)與單晶娃(singlecrystal Si)不同的特性,使半導體層16產生結構上應變而形成具特定應力的應變娃，通過娃的帶結構(band structure)發(fā)生改變,而造成載流子移動性增加來提升半導體裝置例如晶體管的速度。其中，在選擇性外延生長(SEG)工藝之前，本發(fā)明亦可先選擇性進行離子注入工藝于半導體基底10上，此處所使用的摻雜物種類可包括4A族元素例如碳(carbon, C)、鍺(germanium, Ge)或兩種以上4A族元素的組合等。隨后，再針對不同的元件特性來調整NMOS區(qū)11及/或PMOS區(qū)13的半導體層16的應變狀態(tài)。例如至少包括下列各實施示例第一實施示例當全面性形成的半導體層16為娃鍺碳(Si(1_x_y)GexCy),且y > 0. Ix時,半導體層16具有原生的伸張應力。因此，本實施示例即可利用圖案化光致抗蝕劑層(圖未示)，覆蓋NMOS區(qū)11并暴露PMOS區(qū)13，來針對PMOS區(qū)13的半導體層16進行包括鍺(Ge)的4A族元素的離子注入工藝，以使PMOS區(qū)13的半導體層16的y < O. lx，而轉變成具壓縮應力的外延層。最后再去除圖案化光致抗蝕劑層。第二實施示例當全面性形成的半導體層16為娃鍺碳(Si(1_x_y)GexCy),且y < O. Ix時,半導體層16具有原生的壓縮應力。因此，本實施示例即可利用圖案化光致抗蝕劑層(圖未示)，覆蓋PMOS區(qū)13并暴露NMOS區(qū)11，來針對NMOS區(qū)11的半導體層16進行包括碳(C)的4A族元素的離子注入工藝，以使NMOS區(qū)11的半導體層16的y > O. lx，而轉變成具伸張應力的外延層。最后再去除圖案化光致抗蝕劑層。第三實施示例當全面性形成的半導體層16為硅鍺(Si(1_x)Gex)時，半導體層16具有原生的壓縮 應力。因此，本實施示例即可利用圖案化光致抗蝕劑層(圖未示)，覆蓋PMOS區(qū)13并暴露NMOS區(qū)11，來針對NMOS區(qū)11的半導體層16進行包括碳(C)的4A族元素的離子注入工藝，以使NMOS區(qū)11的半導體層16改性成硅鍺碳(Si(1_x_y)GexCy)，且7 > O. lx，進而轉變成具伸張應力的外延層。最后再去除圖案化光致抗蝕劑層。第四實施示例當全面性形成的半導體層16為硅碳(Si(1_y)Cy)時，半導體層16具有原生的伸張應力。因此，本實施示例即可利用圖案化光致抗蝕劑層(圖未示)，覆蓋NMOS區(qū)11并暴露PMOS區(qū)13，來針對PMOS區(qū)13的半導體層16進行包括鍺(Ge)的4A族元素的離子注入工藝，以使PMOS區(qū)13的半導體層16改性成硅鍺碳(Si(1_x_y)GexCy)，且y < O. lx，進而轉變成具壓縮應力的外延層。最后再去除圖案化光致抗蝕劑層。第五實施示例當全面性形成的半導體層16為硅時，本實施示例即可先利用圖案化光致抗蝕劑層(圖未示)，覆蓋NMOS區(qū)11并暴露PMOS區(qū)13，來針對PMOS區(qū)13的半導體層16進行包括鍺(Ge)的4A族元素的離子注入工藝，以使PMOS區(qū)13的半導體層16改性成硅鍺碳(31(1_”)66!￡(；)，且7 < O. lx，進而轉變成具壓縮應力的外延層。在去除圖案化光致抗蝕劑層之后，再利用另一圖案化光致抗蝕劑層(圖未示)，覆蓋PMOS區(qū)13并暴露NMOS區(qū)11，來針對NMOS區(qū)11的半導體層16進行包括碳(C)的4A族元素的離子注入工藝，以使NMOS區(qū)11的半導體層16改性成硅鍺碳(31(1_”)66!￡(；)，且7 > O. lx，進而轉變成具伸張應力的外延層。最后再去除圖案化光致抗蝕劑層。第六實施示例在選擇性外延生長(SEG)工藝之前，本發(fā)明亦可先于半導體基底10上選擇性進行離子注入工藝，此處所使用的摻雜物種類可包括4A族元素例如碳(C)、鍺(Ge)或兩種以上4A族元素的組合等。例如先利用圖案化光致抗蝕劑層(圖未示)，覆蓋NMOS區(qū)11并暴露PMOS區(qū)13，來針對PMOS區(qū)13的半導體基底10進行包括鍺(Ge)的4A族元素的離子注入工藝，以使后續(xù)形成于PMOS區(qū)13的半導體層16成為硅鍺(Si(1_x)Gex)或y < O. Ix的硅鍺碳(Si(1_x_y)GexCy)，而具有壓縮應力。同樣地，利用另一圖案化光致抗蝕劑層(圖未示)，覆蓋PMOS區(qū)13并暴露NMOS區(qū)11，來針對NMOS區(qū)11的半導體基底10進行包括碳(C)的4A族元素的離子注入工藝，以使后續(xù)形成于NMOS區(qū)11的半導體層16成為硅碳(Si(1_y)Cy)或Y > O. Ix的硅鍺碳(Si(1_x_y)GexCy)，而具有伸張應力。
換句話說,本發(fā)明即利用選擇性外延生長(selective epitaxial growth,SEG)工藝以及至少一包括4A族元素的離子注入工藝，以于半導體基底10表面全面性形成半導體層16，并使半導體層16的材料具有至少二種4A族元素，其成分組成可以硅鍺碳(Si(1_x_y)GexCy)表示，其中X及y為大于或等于O且小于I的正數(shù)，而且半導體基底10的NMOS區(qū)11中的半導體層16與PMOS區(qū)13中的半導體層16分別具有不同的x、y值。例如，當半導體層16的材料中碳元素摩爾分率比(y)實質上大于鍺元素摩爾分率比(X)的十分之一，也就是說y>0. Ix時，由于半導體層16的晶格常數(shù)(lattice constant)比娃小,可形成具伸張應力的外延層，之后可進一步作為N型晶體管(NMOS)的應變硅溝道區(qū)，有利于改善電流驅動。同理論之，當半導體層16的材料中碳元素摩爾分率比(y)實質上小于鍺元素摩爾分率比(X)的十分之一，也就是說y < O. Ix時，由于半導體層16的晶格常數(shù)(lattice constant)比硅大，可形成具壓縮應力的外延層，之后可進一步作為P型晶體管(PMOS)的應變硅溝道區(qū)，有利于改善電流驅動。 接著再蝕刻部分的半導體層，以于半導體基底上形成所需的鰭狀結構。其步驟可如圖2所示，首先于半導體層16上形成圖案化硬掩模15，用以定義至少一鰭狀結構18。隨后進行蝕刻工藝，用以移除部分的半導體層16以及部分的半導體基底10，而于半導體基底10上同時形成多個鰭狀結構18以及其間的淺溝槽。然后以高密度等離子體化學氣相沉積(High DensityPlasma CVD, HDPCVD)、次常壓化學氣相沉積(sub atmosphere CVD, SACVD) >旋涂式介電材料(Spin on dielectric, SOD)等工藝于半導體基底10上形成介電層17,覆蓋這些鰭狀結構18并填滿淺溝槽。之后再以化學機械拋光工藝(CMP)來平坦化介電層17，并利用蝕刻工藝去除圖案化硬掩模15以及部分的介電層17，以于各鰭狀結構18間的半導體基底10中形成淺溝槽隔離19，如圖3所示。值得注意的是，離子注入工藝與圖案化半導體層16以形成多個鰭狀結構18的順序不以此為限，例如可于半導體基底10以選擇性外延生長工藝形成半導體層16之后，先進行圖案化工藝定義至少一鰭狀結構18后，再進行前述各實施示例的離子注入工藝，以分別調整NMOS區(qū)11與PMOS區(qū)13中的各鰭狀結構18的硅鍺碳(Si(1_x_y)GexCy)組成比例。亦即，本發(fā)明的4A族元素的離子注入工藝可全面性/區(qū)域性實行于半導體基底/鰭狀結構上。之后可進行各式所需的半導體工藝，例如具有多晶硅柵極或金屬柵極等的MOS工藝?，F(xiàn)以整合于后柵極(gate last)工藝之后柵極介電層(high_K last)工藝并搭配前述的鰭狀結構工藝為例做說明。請參考圖4至圖9，圖4至圖9為本發(fā)明優(yōu)選實施例的形成半導體裝置的示意圖，如圖4所示，首先，在半導體基底上10依序形成介電層21、柵極材料層22并覆蓋各鰭狀結構18，再對柵極材料層22進行平坦化工藝。接著如圖5所示，在柵極材料層22上形成圖案化蓋層28，用以定義NMOS區(qū)11與PMOS區(qū)13中各柵極的位置。隨后利用圖案化蓋層28當作蝕刻掩模來蝕刻柵極材料層22與介電層21，而于半導體基底10上形成多個覆蓋部分的各鰭狀結構18的虛置柵極20。其中，虛置柵極20的延伸方向是與鰭狀結構18的延伸方向垂直交錯且虛置柵極20直接部分覆蓋各鰭狀結構18的兩側壁與頂面。介電層21可包括如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)等介電材料。柵極材料層22可由不具有任何慘質(undoped)的多晶娃材料或由具有N+慘質的多晶娃材料所構成。而圖案化蓋層28設置于虛置柵極20的上方，其可由氮化硅、二氧化硅(SiO2)或氮氧化娃(SiON)等材料所構成。接著，在未被虛置柵極20覆蓋的鰭狀結構18中分別選擇性形成輕摻雜源極/漏極區(qū)(圖未示)。然后，在虛置柵極20的周圍側壁形成間隙壁32，間隙壁32可為單一層或多層結構，或可包括襯層(liner)等一起組成。間隙壁32的材料可包括高溫氧化娃層(hightemperature oxide, HTO)、氮化娃、氧化娃或使用六氯二娃燒(hexachlorodisilane,Si2Cl6)形成的氮化硅(HCD-SiN)，但不以此為限。形成間隙壁32的方法為已知技術，在此不加以贅述。之后，以間隙壁32及蓋層28為掩模，進行離子注入工藝，摻入適當?shù)膿劫|，摻質可包括N型或P型摻質，以于NMOS區(qū)11與PMOS區(qū)13中的虛置柵極20兩側暴露出來的鰭狀結構18上分別注入相對應電性的源極/漏極摻質，并搭配退火工藝以活化形成源極/漏極區(qū)34，如圖6所示。雖然本實施例優(yōu)選為依序形成輕摻雜源極/漏極區(qū)、間隙壁32及源極/漏極區(qū)34，但不局限于此，本發(fā)明又可依據(jù)工藝上的需求任意調整上述形成間隙壁及摻雜區(qū)的順序，此均屬本發(fā)明所涵蓋的范圍。值得注意的是，論述至此，實已完成一般具有多晶硅柵極的多柵極場效晶體管的工藝。在本實施例中，鰭狀結構18與介電層21之間具有三個直接接觸面例如兩接觸側面及接觸頂面，形成的多柵極場效晶體管為立體晶體管(Tri-gate)，但不以此為限，鰭狀結構18的頂面與介電層21之間亦可存有前述的硬掩模15，此時，鰭狀結構18與介電層21之間將僅有兩個直接接觸面例如兩接觸側面，形成的多柵極場效晶體管為鰭式場效晶體管(FinFieldeffect transistor,FinFET)。位于本發(fā)明有源區(qū)域的鰭狀結構18包括至少二種4A族元素例如硅、鍺、碳，其組成比例可以(Si(1_x_y)GexCy)表示。受虛置柵極20部分覆蓋的鰭狀結構18，可做為源極/漏極區(qū)34中間的溝道區(qū)，有利于改善電流驅動。當碳元素摩爾分率比實質上大于鍺元素摩爾分率比的十分之一，也就是說y與X的比值大于0. 1，亦即y >
0.Ix時，整個鰭狀結構18可包括具伸張應力的外延層，有利于作為后續(xù)形成的NMOS的應變硅溝道區(qū)，而當碳元素摩爾分率比實質上小于鍺元素摩爾分率比的十分之一，也就是說y與X的比值小于0. 1，亦即y <0. Ix時，整個鰭狀結構18可包括具壓縮應力的外延層，有利于作為后續(xù)形成的PMOS的應變硅溝道區(qū)。本發(fā)明以離子注入方式搭配選擇性外延生長工藝形成具有應力的外延層，再經由蝕刻工藝以構成鰭狀結構，不同于已知應變硅晶體管工藝，為制作預定生成外延層的凹口，需額外在半導體基底上進行多道蝕刻、清洗等工藝，本發(fā)明可避免此類前置工藝對已形成的結構造成損傷，以及減少清洗溶液、蝕刻液及化學溶劑的殘留對半導體裝置的電性表現(xiàn)的不良影響。接續(xù)進行金屬柵極工藝之后柵極介電層(high-K last)工藝。現(xiàn)以單個晶體管元件為例來做說明，如圖7所示，依序于半導體基底10上沉積接觸洞蝕刻停止層(contactetch stop layer, CESL) 36 與內層介電層(inter-layerdielectric, ILD) 38 全面性覆蓋半導體基底10。接觸洞蝕刻停止層36的材料可包括例如氮化硅，而內層介電層38的材料可包括氮化物、氧化物、碳化物、低介電系數(shù)材料中的一或多者。如圖8所示，進行平坦化工藝，例如化學機械平坦化(chemicalmechanicalpolish, CMP)工藝或者回蝕刻工藝,依序移除部分的內層介電層38、部分的接觸洞蝕刻停止層36、部分的間隙壁32，再完全移除蓋層28以暴露出柵極材料層22。然后進行蝕刻工藝，用以移除柵極材料層22。蝕刻工藝可包括干蝕刻或濕蝕刻，例如于實施例中是先以氯氣做為蝕刻氣體對虛置柵極20進行干蝕刻，然后使用氫氧化四甲基銨(tetramethyl ammonium hydroxide, TMAH)溶液作為蝕刻液移除剩余的柵極材料層22形成柵極開口(圖未示)，但不以此為限。接著再于柵極開口內形成高介電常數(shù)柵極介電層42覆蓋介電層21、間隙壁32、接觸洞蝕刻停止層36與內層介電層38。而高介電常數(shù)柵極介電層42的材料可選自例如氧化鉿(hafnium oxide, HfO2)、娃酸鉿氧化合物(hafniumsilicon oxide, HfSiO4)、娃酸給氮氧化合物(hafnium siliconoxynitride, HfSiON)、氧化招(aluminum oxide, Al2O3)、氧化鑭(lanthanumoxide, La2O3)、氧化組(tantalum oxide,Ta2O5)、氧化 乙(yttrium oxide，Y2O3)、氧化錯(zirconium oxide，ZrO2)、欽酸銀(strontiumtitanate oxide, SrTiO3)、娃酸錯氧化合物(zirconium silicon oxide, ZrSiO4)、錯酸給(hafnium zirconiumoxide, HfZrO4)、,思秘組氧化物(strontium bismuth tantalate,SrBi2Ta2O9, SBT)、錯欽酸鉛(lead zirconate titanate, PbZrxTi1^O3, PZT)、欽酸鋇銀(bariumstrontium titanate,BaxSr1^xTiO3,BST)、及其所組成的組合,但不限于此。此外，在形成high-k柵極介電層42之前,也可以先重新形成介面層(interfaciallayer)(圖未示)以取代介電層21。 接著，選擇性形成功函數(shù)金屬層44于高介電常數(shù)柵極介電層42上方，用以調整之后形成的金屬柵極的功函數(shù)，使其適用于N型晶體管(NMOS)或P型晶體管(PMOS)。若晶體管為N型晶體管，功函數(shù)金屬層可選用功函數(shù)為3. 9電子伏特m 4. 3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)等，但不以此為限；若晶體管為P型晶體管，功函數(shù)金屬層可選用功函數(shù)為4. SeV 5. 2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。然后，填入金屬導電層46于功函數(shù)金屬層44上并填滿柵極開口。在本實施例中，金屬導電層46可選自銅(Cu)、招(Al)、鶴(W)、欽招合金(TiAl)、鉆鶴憐化物(cobalttungsten phosphide,CoffP)等低電阻材料或其組合。在形成高介電常數(shù)柵極介電層42、功函數(shù)金屬層44及金屬導電層46后，如圖9所示，可再進行平坦化工藝，例如化學機械平坦化(chemical mechanical polish,CMP)工藝,去除部分的金屬導電層46、部分的功函數(shù)金屬層44及部分的高介電常數(shù)柵極介電層42至內層介電層38的頂面，至此完成具有金屬柵極48及鰭狀結構18的半導體裝置。此外，在功函數(shù)金屬層44與高介電常數(shù)柵極介電層42之間以及功函數(shù)金屬層44與金屬導電層46之間，也可以選擇性分別形成包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料的阻障層(barrier layer)(圖未示)。請參考圖10，圖10為本發(fā)明優(yōu)選實施例的半導體裝置的示意圖。如圖10所示，半導體基底10具有至少一第一有源區(qū)域11以及至少一第二有源區(qū)域13。半導體基底10可包括娃覆絕緣(silicon-on-insulator, S0I)基底或塊娃(bulk silicon)基底。在本實施例中，以半導體基底10為塊硅基底進行說明。第一有源區(qū)域11包括N型晶體管設置于其中，作為NMOS區(qū)。而第二有源區(qū)域13包括P型晶體管設置于其中，作為PMOS區(qū)，但不以此為限。另外，至少一第一鰭狀結構58設置于第一有源區(qū)域11，以及至少一第二鰭狀結構60設置于第二有源區(qū)域13。第一鰭狀結構58及第二鰭狀結構60包括半導體材料，其成分可以硅鍺碳(Si(1_x_y)GexCy)表示，且X及y為大于或等于O且小于I的正數(shù)。更明確地說，當?shù)谝祸挔罱Y構58的材料組成中，y與X的比值大于0. l(y > 0. Ix)時，整個第一鰭狀結構58具有伸張應力。而當?shù)诙挔罱Y構60的材料組成中，y與X的比值小于0. l(y < 0. Ix)時，整個第二鰭狀結構60具有壓縮應力。還有，第一柵極54部分覆蓋第一鰭狀結構58以及第二柵極56部分覆蓋第二鰭狀結構60。第一柵極54包括高介電常數(shù)柵極介電層42、第一功函數(shù)金屬層50以及金屬導電層46,而第二柵極56包括高介電常數(shù)柵極介電層42、第二功函數(shù)金屬層52以及金屬導電層46。第一功函數(shù)金屬層50及第二功函數(shù)金屬層52的材料可依NMOS及PMOS各自的功函數(shù)要求進行選擇，如前所述；依NMOS及PMOS各自的功函數(shù)要求，第一功函數(shù)金屬層50及第二功函數(shù)金屬層52亦可選擇使用單層或多層的結構。在第一有源區(qū)域11 (NMOSg)中另包括第一源極/漏極區(qū)(圖未示)分別設置于第一柵極54兩側的第一鰭狀結構58中。而在第二有源區(qū)域13 (PMOSg)中另包括第二源極/漏極區(qū)(圖未示)分別設置于第二柵極56兩側的第二鰭狀結構60中。第一柵極54、第二柵極56、第一鰭狀結構58、第二鰭狀結構60與源極/漏極區(qū)的相對配置狀況如同圖6所示，其中虛置柵極20的延伸方向與鰭狀結構18的延伸方向垂直交錯，也就是說，目前所述的源極/漏極區(qū)位于延伸方向垂直于紙面的鰭狀結構上。
綜上所述，本發(fā)明以離子注入工藝搭配選擇性外延生長工藝形成具有應變硅外延層的鰭狀結構，可避免已知應變硅外延層工藝中蝕刻、清洗等步驟對已形成結構造成的損傷，以及減少清洗溶液、蝕刻液及化學溶劑的殘留對半導體裝置的電性表現(xiàn)的不良影響。另夕卜，本發(fā)明亦提出將具有應變硅外延層的鰭狀結構與金屬柵極工藝做進一步整合，形成新穎的多柵極場效晶體管元件以增進晶體管的速度效能及電性表現(xiàn)。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的等同變化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1.一種制作半導體裝置的方法，包括 提供半導體基底，該半導體基底具有第一有源區(qū)域以及第二有源區(qū)域； 形成至少一第一鰭狀結構于該第一有源區(qū)域上，而整個該第一鰭狀結構具有第一應力；以及 形成至少一第二鰭狀結構于該第二有源區(qū)域上，而整個該第二鰭狀結構具有不同于該第一應力的第二應力。
2.如權利要求I所述的制作半導體裝置的方法，進一步包括 形成第一柵極部分覆蓋該第一鰭狀結構； 形成第二柵極部分覆蓋該第二鰭狀結構； 形成第一源極/漏極區(qū)分別位于該第一柵極兩側的該第一鰭狀結構中；以及 形成第二源極/漏極區(qū)分別位于該第二柵極兩側的該第二鰭狀結構中。
3.如權利要求I所述的制作半導體裝置的方法，其中各鰭狀結構的材料組成以硅鍺碳(Si(1_x_y)GexCy)表示,且X及y為大于或等于O且小于I的正數(shù)。
4.如權利要求3所述的制作半導體裝置的方法，其中該第一有源區(qū)域包括N型晶體管區(qū)，且整個該第一鰭狀結構的材料組成中，y與X的比值大于O. I。
5.如權利要求3所述的制作半導體裝置的方法，其中該第二有源區(qū)域包括P型晶體管區(qū)，且整個該第二鰭狀結構的材料中，y與X的比值小于O. I。
6.如權利要求I所述的制作半導體裝置的方法，其中形成該多個鰭狀結構的方法包括 形成半導體層于該半導體基底上； 進行至少一離子注入工藝；以及 圖案化該半導體層以形成該多個鰭狀結構。
7.如權利要求6所述的制作半導體裝置的方法，其中該半導體層具有該第一應力，而該離子注入工藝進行于該第二有源區(qū)域，使該第二鰭狀結構具有該第二應力。
8.如權利要求6所述的制作半導體裝置的方法，其中于該第一有源區(qū)域進行該離子注入工藝，以使該第一鰭狀結構具有該第一應力，而該方法還包括于該第二有源區(qū)域進行另一離子注入工藝，以使該第二鰭狀結構具有該第二應力。
9.如權利要求6所述的制作半導體裝置的方法，其中該離子注入工藝進行于圖案化該半導體層之后。
10.如權利要求6所述的制作半導體裝置的方法，其中該半導體層包括硅、硅鍺碳(Si(1_x_y)GexCy)、娃碳(Si(1_y)Cy)或娃鍺(Si(1_x)Gex),且x及y為大于或等于O且小于I的正數(shù)。
11.如權利要求I所述的制作半導體裝置的方法，其中該半導體基底包括硅覆絕緣基底或塊硅基底。
12.如權利要求2所述的制作半導體裝置的方法，其中該第一柵極與該第二柵極中的至少一者為金屬柵極。
13.一種半導體裝置，包括 半導體基底，包括至少一第一有源區(qū)域以及至少一第二有源區(qū)域； 至少一第一鰭狀結構，設置于該第一有源區(qū)域，而整個該第一鰭狀結構具有第一應力；以及 至少一第二鰭狀結構，設置于該第二有源區(qū)域，而整個該第二鰭狀結構具有不同于該第一應力的第二應力。
14.如權利要求13所述的半導體裝置，進一步包括 第一柵極部分，覆蓋該第一鰭狀結構； 第二柵極部分，覆蓋該第二鰭狀結構； 第一源極/漏極區(qū)，分別設置于該第一柵極兩側的該第一鰭狀結構中；以及 第二源極/漏極區(qū)，分別設置于該第二柵極兩側的該第二鰭狀結構中。
15.如權利要求13所述的半導體裝置，其中該半導體基底包括硅覆絕緣基底或塊硅基。
16.如權利要求13所述的半導體裝置，其中該第一鰭狀結構以及該第二鰭狀結構包括半導體材料，以硅鍺碳(Si(1_x_y)GexCy)表示，且X及y為大于或等于O且小于I的正數(shù)。
17.如權利要求16所述的半導體裝置，其中該第一有源區(qū)域包括N型晶體管區(qū)，且該第一鰭狀結構的材料組成中，y與X的比值大于O. I。
18.如權利要求16所述的半導體裝置，其中該第二有源區(qū)域包括P型晶體管區(qū)，且該第二鰭狀結構的材料組成中，y與X的比值小于O. I。
19.如權利要求14所述的半導體裝置，其中該第一柵極與該第二柵極中之一包括高介電常數(shù)柵極介電層、功函數(shù)金屬層和金屬導電層。
20.如權利要求14所述的半導體裝置，其中該第一柵極與該第二柵極中的至少其中之一為金屬柵極。
全文摘要
本發(fā)明公開一種半導體裝置及其制作方法，該半導體裝置包括半導體基底、至少一第一鰭狀結構、至少一第二鰭狀結構、第一柵極、第二柵極、第一源極/漏極區(qū)以及第二源極/漏極區(qū)。半導體基底包括至少一第一有源區(qū)域用于設置第一鰭狀結構以及至少一第二有源區(qū)域用于設置第二鰭狀結構。第一柵極/第二柵極結構部分覆蓋第一鰭狀結構/第二鰭狀結構，且第一鰭狀結構/第二鰭狀結構具有不同的應力。第一源極/漏極區(qū)/第二源極/漏極區(qū)分別設置于第一柵極/第二柵極兩側的第一鰭狀結構/第二鰭狀結構中。
文檔編號H01L29/423GK102956453SQ20111023881
公開日2013年3月6日 申請日期2011年8月19日 優(yōu)先權日2011年8月19日
發(fā)明者蔡騰群, 吳俊元, 劉志建, 簡金城, 林進富 申請人:聯(lián)華電子股份有限公司