專利名稱：半導(dǎo)體集成器件形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)，特別涉及半導(dǎo)體集成器件形成方法。
背景技術(shù)：
隨著半導(dǎo)體器件的特征尺寸(CD，Critical Dimension)變得越來越小，半導(dǎo)體芯片的集成度越來越高，在單位面積上需要形成的單元數(shù)量和類型也越來越多，從而對半導(dǎo)體工藝的要求也越來越高。如何合理安排各種不同單元的位置、以及利用各單元制造的共同點來節(jié)約半導(dǎo)體工藝步驟和材料成為現(xiàn)在研究的熱點。在半導(dǎo)體器件制造中，多晶硅是一種很常用的導(dǎo)電材料，通?？梢杂糜谥谱鱉OS 晶體管的柵電極、高阻值多晶硅電阻、閃存的浮柵、控制柵等。公開號為CN101465161A的中國專利文獻(xiàn)公開了一種分柵式閃存，具體請參考圖 1，包括半導(dǎo)體襯底10，位于所述半導(dǎo)體襯底10表面間隔排列的兩個存儲位單元50，位于所述兩個存儲位單元50之間的溝槽，位于所述溝槽的側(cè)壁和底部表面的隧穿氧化層70，位于隧穿氧化層70表面且填充滿所述溝槽的多晶硅字線40，位于所述半導(dǎo)體襯底10表面的導(dǎo)電插塞20，所述導(dǎo)電插塞20位于所述存儲位單元50的兩側(cè)。其中，所述存儲位單元50 包括位于所述半導(dǎo)體襯底10表面的第一層氧化硅層51，位于所述第一層氧化硅層51表面的第一多晶硅浮柵52，位于所述第一多晶硅浮柵52表面的第二層氧化硅層53，位于所述第二層氧化硅層53表面的第一多晶硅控制柵54，覆蓋所述第一層氧化硅層51、第一多晶硅浮柵52、第二層氧化硅層53、第一多晶硅控制柵54的氧化硅側(cè)墻55。目前，所述分柵式閃存與多晶硅電阻是分開制造的，即先在指定區(qū)域內(nèi)形成分柵式閃存后，再在所述分柵式閃存表面形成掩膜層，然后在其他區(qū)域形成多晶硅電阻。但由于制作所述分柵式閃存需要沉積一層多晶硅層以用來形成第一多晶硅控制柵，將其他區(qū)域的所述多晶硅層刻蝕掉后再形成另一層多晶硅層以制作多晶硅電阻，造成了材料的浪費和工藝步驟的增加，工藝集成度較低。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種半導(dǎo)體集成器件形成方法，在形成所述分柵式閃存中的控制柵的多晶硅層的同時形成多晶硅電阻的多晶硅層，節(jié)省了工藝步驟和材料的消耗，提高了工藝集成度。為解決上述問題，本發(fā)明實施例提供了一種半導(dǎo)體集成器件形成方法，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和與第一區(qū)域相對的第二區(qū)域， 所述第一區(qū)域的半導(dǎo)體襯底表面形成有第一層氧化硅層，所述第一層氧化硅層表面形成有第一多晶硅層，所述第一多晶硅層表面形成有第二層氧化硅層，所述第二區(qū)域的半導(dǎo)體襯底表面形成有隔離層；利用同一形成工藝，在所述第二層氧化硅層和隔離層表面形成第二多晶硅層；去除所述第一區(qū)域的部分的第二多晶硅層、第二層氧化硅層、第一多晶硅層、第一層氧化硅層，直至暴露出所述半導(dǎo)體襯底，形成第一溝槽，在所述第一溝槽內(nèi)依次形成氧化硅側(cè)墻、隧穿氧化層、多晶硅字線，形成分柵式閃存；去除所述第二區(qū)域的部分的第二多晶硅層，形成多晶硅電阻?？蛇x的，還包括利用同一形成工藝形成覆蓋所述第二區(qū)域的第二多晶硅層表面的掩膜層和覆蓋所述第一區(qū)域的第二多晶硅層表面的犧牲氮化硅層?？蛇x的，所述犧牲氮化硅層和掩膜層的材料為氮化硅?？蛇x的，所述犧牲氮化硅層和掩膜層在同一刻蝕工藝中除去。可選的，形成所述分柵式閃存的具體步驟包括所述犧牲氮化硅層內(nèi)形成有開口，沿所述開口，分步對所述第一層氧化硅層、第一多晶硅層、第二層氧化硅層、第二多晶硅層進(jìn)行第一刻蝕，直到暴露出所述半導(dǎo)體襯底，形成第一溝槽；在所述第一層氧化硅層、第一多晶硅層、第二層氧化硅層、第二多晶硅層、犧牲氮化硅層側(cè)壁表面形成氧化硅側(cè)墻，在所述氧化硅側(cè)墻之間的第二溝槽的側(cè)壁和底部表面形成隧穿氧化層，利用多晶硅填充所述第二溝槽形成多晶硅字線；對所述第一區(qū)域的犧牲氮化硅層、第一層氧化硅層、第一多晶硅層、第二層氧化硅層和第二多晶硅層進(jìn)行第二刻蝕直至暴露出半導(dǎo)體襯底，形成分柵式閃存。可選的，利用第二刻蝕工藝對所述第一區(qū)域的第二多晶硅層進(jìn)行刻蝕的同時，刻蝕所述第二區(qū)域的第二多晶硅層?？蛇x的，形成所述多晶硅電阻的具體步驟包括去除位于第二區(qū)域的部分第二多晶硅層直至暴露出隔離層；在所述第二多晶硅層表面形成鈍化層，所述鈍化層暴露出部分所述第二多晶硅層表面；在所述鈍化層暴露出的所述第二多晶硅層表面形成金屬硅化物；在所述第二多晶硅層、鈍化層、金屬硅化物的表面和側(cè)壁形成第三層氧化硅層，形成多晶硅電阻?？蛇x的，還包括，在所述第三層氧化硅層和分柵式閃存?zhèn)缺谛纬蓚?cè)墻。可選的，位于所述第三層氧化硅層和分柵式閃存?zhèn)缺诘膫?cè)墻在同一形成工藝中完成?？蛇x的，還包括，在所述第二多晶硅層表面形成鈍化層的同時，利用同一形成工藝，在所述半導(dǎo)體襯底、分柵式閃存表面形成鈍化層，以所述鈍化層為掩膜，在所述半導(dǎo)體襯底的其他區(qū)域形成晶體管。可選的，所述鈍化層層的厚度范圍為100A ~500 A?？蛇x的，所述第一區(qū)域為形成分柵式閃存的區(qū)域，所述第二區(qū)域為形成多晶硅電阻的區(qū)域。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點本發(fā)明實施例的半導(dǎo)體集成器件形成方法同時形成分柵式閃存和多晶硅電阻，且所述分柵式閃存的控制柵和多晶硅電阻的多晶硅層在同一工藝步驟中完成，節(jié)省了工藝步驟，提高了工藝集成度。進(jìn)一步的，通過同時形成和除去犧牲氮化硅層和掩膜層，節(jié)省了工藝步驟，提高了工藝集成度。進(jìn)一步的，通過控制所述鈍化層覆蓋圖形化的多晶硅層的面積，就可以控制所述多晶硅電阻的阻值，簡單方便。


圖1為現(xiàn)有技術(shù)的分柵式閃存的剖面結(jié)構(gòu)示意圖；圖2為本發(fā)明實施例的半導(dǎo)體集成器件形成方法的流程示意圖；圖3至圖11為本發(fā)明實施例的半導(dǎo)體集成器件形成方法的剖面結(jié)構(gòu)示意圖。
具體實施例方式當(dāng)在同一塊襯底上形成分柵式閃存和多晶硅電阻時，由于形成的多晶硅電阻的制造過程都包括形成多晶硅層和對所述多晶硅層進(jìn)行刻蝕，如果將形成分柵式閃存過程中沉積的多晶硅層刻蝕掉后再沉積另一層多晶硅層用于形成多晶硅電阻，這樣不僅增加了工藝步驟且浪費了沉積多晶硅層的原料。為此，發(fā)明人經(jīng)過研究提出了一種半導(dǎo)體集成器件形成方法，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和與第一區(qū)域相對的第二區(qū)域，所述第一區(qū)域的半導(dǎo)體襯底表面形成有第一層氧化硅層，所述第一層氧化硅層表面形成有第一多晶硅層，所述第一多晶硅層表面形成有第二層氧化硅層，所述第二區(qū)域的半導(dǎo)體襯底表面形成有隔離層； 利用同一形成工藝，在所述第二層氧化硅層和隔離層表面形成第二多晶硅層；去除所述第一區(qū)域的部分的第二多晶硅層、第二層氧化硅層、第一多晶硅層、第一層氧化硅層，直至暴露出所述半導(dǎo)體襯底，形成第一溝槽，在所述第一溝槽內(nèi)依次形成氧化硅側(cè)墻、隧穿氧化層、多晶硅字線，形成分柵式閃存；去除所述第二區(qū)域的部分的第二多晶硅層，形成多晶硅電阻。由于本發(fā)明實施例中所述分柵式閃存的控制柵是通過對第一區(qū)域的第二多晶硅層刻蝕形成的，而所述多晶硅電阻中的多晶硅層也是由通過對第二區(qū)域的第二多晶硅層刻蝕形成的，且所述兩個區(qū)域的第二多晶硅層沉積和刻蝕工藝同步進(jìn)行，節(jié)省了刻蝕、沉積步驟，并節(jié)省了沉積多晶硅的原料的消耗，提高了工藝集成度。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細(xì)的說明。在以下描述中闡述了具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實施的限制。本發(fā)明實施例提供了一種半導(dǎo)體集成器件形成方法，具體的流程示意圖請參考圖 2，包括步驟S101，提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和與第一區(qū)域相對的第二區(qū)域，在所述第一區(qū)域的半導(dǎo)體襯底表面形成第一層氧化硅層，在所述第一層氧化硅層表面形成第一多晶硅層，在所述第一多晶硅層表面形成第二層氧化硅層，在所述第二區(qū)域的半導(dǎo)體襯底表面形成隔離層；步驟S102，利用同一形成工藝，在所述第二層氧化硅層和隔離層表面形成第二多晶娃層；步驟S103，去除所述第一區(qū)域的部分的第二多晶硅層、第二層氧化硅層、第一多晶硅層、第一層氧化硅層，直至暴露出所述半導(dǎo)體襯底，形成第一溝槽，在所述第一溝槽內(nèi)依次形成氧化硅側(cè)墻、隧穿氧化層、多晶硅字線，形成分柵式閃存；步驟S104，去除所述第二區(qū)域的部分的第二多晶硅層，形成多晶硅電阻。圖3至圖11為本發(fā)明實施例的半導(dǎo)體集成器件形成方法的剖面結(jié)構(gòu)示意圖。請參考圖3，提供半導(dǎo)體襯底100，所述半導(dǎo)體襯底100具有第一區(qū)域I和與第一區(qū)域I相對的第二區(qū)域II。所述半導(dǎo)體襯底100可以為硅襯底、鍺硅襯底、砷化鎵襯底、氮化鎵襯底或絕緣體上硅襯底其中的一種。本領(lǐng)域的技術(shù)人員可以根據(jù)待形成的半導(dǎo)體集成器件選擇所述半導(dǎo)體襯底100的類型，因此所述半導(dǎo)體襯底的類型不應(yīng)過分限制本發(fā)明的保護(hù)范圍。所述半導(dǎo)體襯底100具有第一區(qū)域I和與第一區(qū)域I相對的第二區(qū)域II。所述第一區(qū)域I和第二區(qū)域II相鄰或相隔。后續(xù)工藝中在所述第一區(qū)域I形成分柵式閃存，在第二區(qū)域II形成多晶硅電阻。在實際的半導(dǎo)體器件制造過程中，所述半導(dǎo)體襯底100具有一個或多個第一區(qū)域I和第二區(qū)域II，在本實施例中，以一個第一區(qū)域I和一個與所述第一區(qū)域I相鄰的第二區(qū)域II做示范性說明，所述第一區(qū)域和第二區(qū)域的數(shù)量和位置不應(yīng)過分限制本發(fā)明的范圍。所述第一區(qū)域I和第二區(qū)域II之間還可以包括淺溝槽隔離結(jié)構(gòu)(未圖示)，所述淺溝槽隔離結(jié)構(gòu)用于電隔離所述第一區(qū)域I和第二區(qū)域II形成的器件。請參考圖4，在所述第一區(qū)域I的半導(dǎo)體襯底100表面形成第一層氧化硅層111， 在所述第一層氧化硅層111表面形成第一多晶硅層112，在所述第一多晶硅層112表面形成第二層氧化硅層113，在所述第二區(qū)域II的半導(dǎo)體襯底100表面形成隔離層210。所述第一多晶硅層112在后續(xù)工藝中用于形成分柵式閃存的浮柵，所述第一層氧化硅層111用于隔離第一多晶硅層112和半導(dǎo)體襯底100，所述第二層氧化硅層113用于隔離第一多晶硅層112和第二多晶硅層114。所述第一層氧化硅層111和第二層氧化硅層 113的形成工藝為熱氧化工藝或化學(xué)氣相沉積工藝，所述第一多晶硅層112的形成工藝為化學(xué)氣相沉積工藝。所述隔離層210為氧化硅薄膜，用于為后續(xù)形成的多晶硅電阻作基底，并電隔離所述半導(dǎo)體襯底100和位于所述隔離層210表面的多晶硅電阻。形成所述隔離層210的工藝為硅的局部氧化工藝(LOCOS)或淺溝槽隔離工藝(STI)其中的一種，在本實施例中，所述隔離層的形成工藝為淺溝槽隔離工藝(STI)。形成所述隔離層210的工藝步驟可以在形成所述第一層氧化硅層之前進(jìn)行，也形成所述第二層氧化硅層之前進(jìn)行，也可以在形成所述第二層氧化硅層之后進(jìn)行。在本實施例中，所述形成隔離層210的工藝在形成所述第二層氧化硅層之前進(jìn)行。所述第一層氧化硅層111、第一多晶硅層112、第二層氧化硅層113、隔離層210具體的形成步驟包括在所述半導(dǎo)體襯底100表面依次形成第一層氧化硅層111、第一多晶硅層112，在所述第一多晶硅層112表面形成氮化硅層(未示出)，以圖形化的光刻膠層為掩膜，對第二區(qū)域的氮化硅層、第一多晶硅層112、第一層氧化硅層111、半導(dǎo)體襯底100依次進(jìn)行刻蝕，直到暴露出第二區(qū)域II的半導(dǎo)體襯底100 ；在所述第一區(qū)域的氮化硅層和第二區(qū)域的半導(dǎo)體襯底100表面沉積形成氧化硅層(未圖示)；以所述氮化硅層為拋光阻擋層，對所述氧化硅層進(jìn)行化學(xué)機械拋光，直到暴露出所述第一區(qū)域的氮化硅層表面，位于第二區(qū)域的氧化硅層形成隔離層210 ；除去所述第一區(qū)域的氮化硅層；在所述第一多晶硅層112和隔離層210表面形成氧化硅層，除去所述隔離層210表面的氧化硅層，形成位于所述第一多晶硅層112表面的第二層氧化硅層113。在其他實施例中，由于所述第一多晶硅層112和隔離層210表面形成的氧化硅層的材料與隔離層的材料相同，且兩種介質(zhì)層的作用都是電學(xué)隔離，可以不除去所述隔離層 210表面的氧化硅層，減少工藝步驟。請參考圖5，利用同一形成工藝，在所述第二層氧化硅層113和隔離層210表面形成第二多晶硅層114。所述位于第一區(qū)域I的第二多晶硅層114在后續(xù)工藝中用來形成分柵式閃存的控制柵，所述位于第二區(qū)域II的第二多晶硅層114在后續(xù)工藝中用于形成多晶硅電阻。由于利用同一形成工藝形成的第二多晶硅層114可以分別制作分柵式閃存的控制柵和多晶硅電阻，而不需要把形成分柵式閃存過程中沉積的多晶硅層刻蝕掉后再沉積另一層多晶硅層用于形成多晶硅電阻，節(jié)省了刻蝕、沉積步驟，并節(jié)省了沉積多晶硅的原料的消耗，提高了工藝集成度。形成所述第二多晶硅層的工藝為化學(xué)氣相沉積工藝，由于形成所述第二多晶硅層的工藝為本發(fā)明技術(shù)領(lǐng)域技術(shù)人員的公知技術(shù)，在此不在贅述。請參考圖6，利用同一形成工藝形成覆蓋所述第二區(qū)域II的第二多晶硅層114表面的掩膜層260和覆蓋所述第一區(qū)域I的第二多晶硅層114表面的犧牲氮化硅層115。由于位于第二區(qū)域II的第二多晶硅層114表面形成有掩膜層260，使得所述第二區(qū)域II的第二多晶硅層114不會受到后續(xù)形成分柵式閃存過程中刻蝕或沉積工藝的影響。 所述位于第一區(qū)域I的犧牲氮化硅層115在后續(xù)的形成分柵式閃存的工藝中充當(dāng)拋光阻擋層。所述掩膜層260和犧牲氮化硅層115的材料為氮化硅層，形成所述掩膜層260的方法為化學(xué)氣相沉積工藝。由于所述掩膜層260和犧牲氮化硅層115在同一形成工藝中形成， 減少了工藝步驟，提高工藝集成度。請參考圖7，在所述犧牲氮化硅層115內(nèi)形成有開口(未示出)，沿所述開口，分步對所述第一層氧化硅層111、第一多晶硅層112、第二層氧化硅層113、第二多晶硅層114進(jìn)行第一刻蝕，直到暴露出所述半導(dǎo)體襯底100，形成第一溝槽116。分步對所述第一層氧化硅層111、第一多晶硅層112、第二層氧化硅層113、第二多晶硅層114進(jìn)行第一刻蝕的步驟包括首先，采用光刻工藝對所述第一層氧化硅層111、第一多晶硅層112、第二層氧化硅層113、第二多晶硅層114進(jìn)行刻蝕，去除部分所述第一層氧化硅層111、第一多晶硅層112、第二層氧化硅層113、第二多晶硅層114，直至暴露出半導(dǎo)體襯底100 ；之后，采用光刻工藝刻蝕第二層氧化硅層113、第二多晶硅層114，去除部分第二層氧化硅層113、第二多晶硅層114直至暴露出第一多晶硅層112，形成第一溝槽116。在其他實施例中，也可以先對所述開口暴露區(qū)域的第二多晶硅層114、第二層氧化硅層113進(jìn)行刻蝕，直到暴露出所述第一多晶硅層112 ；對所述第一多晶硅層112的暴露區(qū)域進(jìn)行刻蝕，直到暴露出所述半導(dǎo)體襯底100。所述半導(dǎo)體襯底100的暴露區(qū)域小于所述第一多晶硅層112的暴露區(qū)域。
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請參考圖8，在所述第一層氧化硅層111、第一多晶硅層112、第二層氧化硅層113、 第二多晶硅層114、犧牲氮化硅層115側(cè)壁表面形成氧化硅側(cè)墻117，在所述氧化硅側(cè)墻117 之間的第二溝槽(未示出)的側(cè)壁和底部表面形成隧穿氧化層118，利用多晶硅填充所述第二溝槽形成多晶硅字線119;由于在分柵式閃存數(shù)據(jù)擦除的操作中，利用第一多晶硅層112形成的浮柵中的電子需要通過隧穿氧化層118和氧化硅側(cè)墻117隧穿到多晶硅字線119中，位于所述第一多晶硅層112側(cè)壁的側(cè)墻比位于所述第二多晶硅層114側(cè)壁的側(cè)墻厚度要薄，所述第一多晶硅層112比所述第二多晶硅層114刻蝕的較少，且不同閃存的工作電壓不同，所需的隧穿氧化層的厚度也會有所不同，通過調(diào)整隧穿氧化層的厚度，就能實現(xiàn)對浮柵中的電子的有效控制。形成所述多晶硅字線119的工藝包括在所述半導(dǎo)體襯底100、犧牲氮化硅層115、 隧穿氧化層118表面利用化學(xué)氣相沉積形成多晶硅(未示出)，所述多晶硅填滿了所述氧化硅側(cè)墻117之間的第二溝槽，以犧牲氮化硅層115為刻蝕阻擋層，對所述多晶硅進(jìn)行化學(xué)機械拋光，直到暴露出所述犧牲氮化硅層115，在所述第二溝槽中形成多晶硅字線119。請結(jié)合參考圖9和圖8，除去所述犧牲氮化硅層115和掩膜層260，并對所述第一層氧化硅層111、第一多晶硅層112、第二層氧化硅層113、第二多晶硅層114進(jìn)行第二刻蝕， 形成分柵式閃存120，對所述第二區(qū)域II的第二多晶硅層114進(jìn)行第二刻蝕，形成多晶硅電阻圖形220?？涛g所述犧牲氮化硅層115和掩膜層260的方法包括干法刻蝕和濕法刻蝕，在本實施例中，利用熱磷酸在同一工藝步驟中濕法刻蝕掉犧牲氮化硅層115和掩膜層260，節(jié)省了工藝步驟。在其他實施例中，所述掩膜層260與犧牲氮化硅層115可在分開步驟中去除。除去所述犧牲氮化硅層115后，以圖形化的光刻膠層為掩膜，所述圖形化的光刻膠層與氧化硅側(cè)墻117、多晶硅字線119的位置相對應(yīng)，對表面除去犧牲氮化硅層115的第一區(qū)域I的第一層氧化硅層111、第一多晶硅層112、第二層氧化硅層113、第二多晶硅層 114進(jìn)行刻蝕，形成分柵式閃存120。形成所述多晶硅電阻圖形220的具體步驟包括以光刻膠圖形為掩膜，所述光刻膠圖形對應(yīng)于多晶硅電阻的形狀，具體的形狀為長條形、S形等，對所述第二區(qū)域II的第二多晶硅層114進(jìn)行刻蝕，直到暴露出隔離層210，形成圖形化的多晶硅層220。其中，所述多晶硅電阻圖形220位于所述隔離層210表面。在本實施例中，對所述第一區(qū)域I的第二多晶硅層114的第二刻蝕和對所述第二區(qū)域II的第二多晶硅層114的第二刻蝕在同一刻蝕工藝步驟完成，以節(jié)省工藝步驟。在其他實施例中，對所述第一區(qū)域I的第二多晶硅層114和所述第二區(qū)域II的第二多晶硅層 114的刻蝕分開進(jìn)行。在所述分柵式閃存120側(cè)壁、表面和半導(dǎo)體襯底100表面形成氧化硅層(未示出)，使得分柵式閃存120中的浮柵、控制柵與外界電隔離，并防止在后端的離子摻雜工藝中將離子注入到浮柵、控制柵中，影響器件的電學(xué)性能。在形成所述多晶硅電阻圖形220之前，對所述第二區(qū)域的第二多晶硅層114進(jìn)行離子摻雜，以調(diào)節(jié)多晶硅電阻的電阻率，所述摻雜的離子為磷離子、砷離子、硼離子其中的一種。在其他實施例中，對所述第二多晶硅層進(jìn)行離子摻雜的工藝也可以在刻蝕形成多晶硅電阻圖形之后進(jìn)行。請參考圖10，在所述多晶硅電阻圖形220表面形成鈍化層230，所述鈍化層230暴露出部分多晶硅電阻圖形220表面，在所述鈍化層230暴露出的所述多晶硅電阻圖形220 表面形成金屬硅化物240。所述鈍化層230的材料為氮化硅層，厚度范圍為100A -500 A。形成所述鈍化層 230的工藝包括在所述半導(dǎo)體襯底100、多晶硅電阻圖形220、分柵式閃存120表面形成氮化硅層(未示出)，采用光刻工藝對所述氮化硅層進(jìn)行刻蝕，形成鈍化層230。所述鈍化層 230位于多晶硅電阻圖形220的表面且暴露出多晶硅電阻圖形220的兩端，所述多晶硅電阻圖形220的兩端用于形成金屬硅化物240。由于被所述鈍化層230覆蓋的多晶硅電阻圖形220區(qū)域為實際的多晶硅電阻，而表面形成有金屬硅化物240的多晶硅電阻圖形220區(qū)域只是用來電連接導(dǎo)電插塞，通過控制所述鈍化層230覆蓋的多晶硅電阻圖形220的面積， 就可以控制所述多晶硅電阻的阻值。在其他實施例中，在刻蝕所述第二區(qū)域的第二多晶硅層形成多晶硅電阻圖形前， 在所述第二區(qū)域的第二多晶硅層表面形成鈍化層，然后通過光刻和刻蝕工藝，形成表面具有鈍化層的多晶硅電阻圖形。在其他實施例中，為了進(jìn)一步提高工藝集成度，在所述半導(dǎo)體襯底的其他區(qū)域還形成有MOS晶體管。在所述半導(dǎo)體襯底的第一區(qū)域和第二區(qū)域、多晶硅電阻圖形、分柵式閃存表面形成氮化硅層后，所述氮化硅層作為鈍化層掩膜，利用所述鈍化層掩膜，在所述半導(dǎo)體襯底的其他區(qū)域形成晶體管。形成金屬硅化物240的工藝包括在所述圖形化的多晶硅層220的兩端表面形成金屬層(未示出)，所述金屬層的材料為鈦、鈷、鎢、鎳、錳、鉬、鉭其中的一種，對所述金屬層進(jìn)行熱處理，形成金屬硅化物240。形成所述金屬硅化物的方法為本領(lǐng)域技術(shù)人員的公知技術(shù)，在此不再贅述。請參考圖11，在所述多晶硅層220、鈍化層230、金屬硅化物240的表面和側(cè)壁形成第三層氧化硅層250，形成多晶硅電阻270。所述第三層氧化硅層250覆蓋所述多晶硅層220、鈍化層230、金屬硅化物240的表面和側(cè)壁，使得所述多晶硅層220與外界電隔離。在形成第三層氧化硅層250后，還包括，在所述第三層氧化硅層250和分柵式閃存 120側(cè)壁形成側(cè)墻300，所述側(cè)墻300的材料為氮化硅、氧化硅或兩者的疊層結(jié)構(gòu)，所述側(cè)墻300可防止分柵式閃存120中的控制柵、浮柵和多晶硅電阻270中的多晶硅層與外界電接觸。所述位于第三層氧化硅層250和分柵式閃存120側(cè)壁的側(cè)墻可在同一工藝步驟中進(jìn)行，以減少工藝步驟，提高工藝集成度。在其他實施例中，為了進(jìn)一步提高工藝集成度，在所述半導(dǎo)體襯底的其他區(qū)域還形成有MOS晶體管，所述MOS晶體管的柵氧化層與所述第三層氧化硅層250在同一沉積工藝中形成，在所述第三層氧化硅層表面形成多晶硅層，所述多晶硅層用于形成MOS晶體管的柵電極。本發(fā)明實施例的半導(dǎo)體集成器件形成方法同時形成分柵式閃存和多晶硅電阻，且所述分柵式閃存的控制柵和多晶硅電阻的多晶硅層在同一工藝步驟中完成，節(jié)省了工藝步驟，提高了工藝集成度。
進(jìn)一步的，通過同時形成和除去犧牲氮化硅層和掩膜層，節(jié)省了工藝步驟，提高了工藝集成度。進(jìn)一步的，通過控制所述鈍化層覆蓋圖形化的多晶硅層的面積，就可以控制所述多晶硅電阻的阻值，簡單方便。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種半導(dǎo)體集成器件形成方法，其特征在于，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和與第一區(qū)域相對的第二區(qū)域，所述第一區(qū)域的半導(dǎo)體襯底表面形成有第一層氧化硅層，所述第一層氧化硅層表面形成有第一多晶硅層，所述第一多晶硅層表面形成有第二層氧化硅層，所述第二區(qū)域的半導(dǎo)體襯底表面形成有隔離層；利用同一形成工藝，在所述第二層氧化硅層和隔離層表面形成第二多晶硅層；去除所述第一區(qū)域的部分的第二多晶硅層、第二層氧化硅層、第一多晶硅層、第一層氧化硅層，直至暴露出所述半導(dǎo)體襯底，形成第一溝槽，在所述第一溝槽內(nèi)依次形成氧化硅側(cè)墻、隧穿氧化層、多晶硅字線，形成分柵式閃存；去除所述第二區(qū)域的部分的第二多晶硅層，形成多晶硅電阻。
2.如權(quán)利要求1所述的半導(dǎo)體集成器件形成方法，其特征在于，還包括利用同一形成工藝形成覆蓋所述第二區(qū)域的第二多晶硅層表面的掩膜層和覆蓋所述第一區(qū)域的第二多晶硅層表面的犧牲氮化硅層。
3.如權(quán)利要求2所述的半導(dǎo)體集成器件形成方法，其特征在于，所述犧牲氮化硅層和掩膜層的材料為氮化硅。
4.如權(quán)利要求2所述的半導(dǎo)體集成器件形成方法，其特征在于，所述犧牲氮化硅層和掩膜層在同一刻蝕工藝中除去。
5.如權(quán)利要求2所述的半導(dǎo)體集成器件形成方法，其特征在于，形成所述分柵式閃存的具體步驟包括所述犧牲氮化硅層內(nèi)形成有開口，沿所述開口，分步對所述第一層氧化硅層、第一多晶硅層、第二層氧化硅層、第二多晶硅層進(jìn)行第一刻蝕，直到暴露出所述半導(dǎo)體襯底，形成第一溝槽；在所述第一層氧化硅層、第一多晶硅層、第二層氧化硅層、第二多晶硅層、犧牲氮化硅層側(cè)壁表面形成氧化硅側(cè)墻，在所述氧化硅側(cè)墻之間的第二溝槽的側(cè)壁和底部表面形成隧穿氧化層，利用多晶硅填充所述第二溝槽形成多晶硅字線；對所述第一區(qū)域的犧牲氮化硅層、第一層氧化硅層、第一多晶硅層、第二層氧化硅層和第二多晶硅層進(jìn)行第二刻蝕直至暴露出半導(dǎo)體襯底，形成分柵式閃存。
6.如權(quán)利要求5所述的半導(dǎo)體集成器件形成方法，其特征在于，利用第二刻蝕工藝對所述第一區(qū)域的第二多晶硅層進(jìn)行刻蝕的同時，刻蝕所述第二區(qū)域的第二多晶硅層。
7.如權(quán)利要求1所述的半導(dǎo)體集成器件形成方法，其特征在于，形成所述多晶硅電阻的具體步驟包括去除位于第二區(qū)域的部分第二多晶硅層直至暴露出隔離層；在所述第二多晶硅層表面形成鈍化層，所述鈍化層暴露出部分所述第二多晶硅層表面；在所述鈍化層暴露出的所述第二多晶硅層表面形成金屬硅化物；在所述第二多晶硅層、鈍化層、金屬硅化物的表面和側(cè)壁形成第三層氧化硅層，形成多晶硅電阻。
8.如權(quán)利要求7所述的半導(dǎo)體集成器件形成方法，其特征在于，還包括，在所述第三層氧化硅層和分柵式閃存?zhèn)缺谛纬蓚?cè)墻。
9.如權(quán)利要求8所述的半導(dǎo)體集成器件形成方法，其特征在于，位于所述第三層氧化硅層和分柵式閃存?zhèn)缺诘膫?cè)墻在同一形成工藝中完成。
10.如權(quán)利要求7所述的半導(dǎo)體集成器件形成方法，其特征在于，還包括，在所述第二多晶硅層表面形成鈍化層的同時，利用同一形成工藝，在所述半導(dǎo)體襯底、分柵式閃存表面形成鈍化層，以所述鈍化層為掩膜，在所述半導(dǎo)體襯底的其他區(qū)域形成晶體管。
11.如權(quán)利要求7所述的半導(dǎo)體集成器件形成方法，其特征在于，所述鈍化層層的厚度范圍為 100A -500 A。
12.如權(quán)利要求ι所述的半導(dǎo)體集成器件形成方法，其特征在于，所述第一區(qū)域為形成分柵式閃存的區(qū)域，所述第二區(qū)域為形成多晶硅電阻的區(qū)域。
全文摘要
一種半導(dǎo)體集成器件形成方法，包括提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有第一區(qū)域和與第一區(qū)域相對的第二區(qū)域，所述第一區(qū)域的半導(dǎo)體襯底表面依次形成有第一層氧化硅層、第一多晶硅層、第二層氧化硅層，所述第二區(qū)域的半導(dǎo)體襯底表面形成有隔離層；利用同一形成工藝，在所述第二層氧化硅層和隔離層表面形成第二多晶硅層；去除所述第一區(qū)域的部分的第二多晶硅層、第二層氧化硅層、第一多晶硅層、第一層氧化硅層，形成分柵式閃存；去除所述第二區(qū)域的部分的第二多晶硅層，形成多晶硅電阻。所述多晶硅電阻中的多晶硅層是與分柵式閃存的控制柵是在同一形成工藝中形成的，節(jié)省了刻蝕、沉積步驟，提高了工藝集成度。
文檔編號H01L21/8247GK102290376SQ20111024767
公開日2011年12月21日 申請日期2011年8月26日 優(yōu)先權(quán)日2011年8月26日
發(fā)明者顧靖 申請人:上海宏力半導(dǎo)體制造有限公司