專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體裝置及其制造方法，特別是有關(guān)于一種晶體管及其制造方法。
背景技術(shù)：
在半導(dǎo)體技術(shù)中，舉例來說，半導(dǎo)體裝置例如功率裝置是使用橫向雙擴散金屬氧化物半導(dǎo)體(LDMOS)。為了提高半導(dǎo)體裝置的崩潰電壓(breakdown voltage,BVdss),—種方法是降低漏極區(qū)的摻雜濃度并增加漂移長度。然而，此方法會提高半導(dǎo)體裝置的開啟電阻。此外，需要大的設(shè)計面積。半導(dǎo)體技術(shù)中的絕緣柵雙極性晶體管(Insulated Gate Bipolar Transistors,IGBT)同時具有晶體管(MOS)與雙極結(jié)晶體管(bipolar junction transistor,BJT)的優(yōu)·點。絕緣柵雙極性晶體管可使用于開關(guān)應(yīng)用中。

發(fā)明內(nèi)容
本發(fā)明是有關(guān)于半導(dǎo)體裝置及其制造方法。半導(dǎo)體裝置具有優(yōu)異的效能，且制造成本低。依據(jù)本發(fā)明的一個實施例，本發(fā)明提供了一種半導(dǎo)體裝置，該半導(dǎo)體裝置包括第一摻雜區(qū)、第二摻雜區(qū)、介電結(jié)構(gòu)與柵極結(jié)構(gòu)。第一摻雜區(qū)具有第一導(dǎo)電型。第二摻雜區(qū)具有相反于第一導(dǎo)電型的第二導(dǎo)電型并鄰近第一摻雜區(qū)。介電結(jié)構(gòu)包括互相分開的第一介電部分與第二介電部分。介電結(jié)構(gòu)形成于第一摻雜區(qū)上。柵極結(jié)構(gòu)位于第一摻雜區(qū)或第二摻雜區(qū)鄰近第一介電部分的一部分上。依據(jù)本發(fā)明的再一個實施例，本發(fā)明提供了一種半導(dǎo)體裝置的制造方法，該方法包括以下步驟于第一摻雜區(qū)中形成第二摻雜區(qū)；第一摻雜區(qū)具有第一導(dǎo)電型，第二摻雜區(qū)具有相反于第一導(dǎo)電型的第二導(dǎo)電型；形成介電結(jié)構(gòu)于第一摻雜區(qū)上；介電結(jié)構(gòu)包括互相分開的第一介電部分與第二介電部分；形成柵極結(jié)構(gòu)于第一摻雜區(qū)或第二摻雜區(qū)鄰近第一介電部分的一部分上。下文特舉較佳實施例，并配合所附圖式，作詳細說明如下


圖I繪示一實施例中半導(dǎo)體裝置的剖面圖。圖2繪示一實施例中半導(dǎo)體裝置的剖面圖。圖3繪示一實施例中半導(dǎo)體裝置的剖面圖。圖4繪示一實施例中半導(dǎo)體裝置的剖面圖。圖5繪示一實施例中半導(dǎo)體裝置的剖面圖。圖6繪示一實施例中半導(dǎo)體裝置的剖面圖。圖7顯示一實施例中半導(dǎo)體裝置在關(guān)閉狀態(tài)下的崩潰電壓曲線。
圖8顯示一實施例中半導(dǎo)體裝置的ID-VD曲線。圖9顯示實施例中半導(dǎo)體裝置的線性區(qū)電流。主要元件符號說明12、112、212、312、412、512 :第一摻雜區(qū)14:第二摻雜區(qū)16、416:介電結(jié)構(gòu) 18、418 :第一介電部分20、420 :第一介電部分22 :柵極結(jié)構(gòu)24:介電層26:導(dǎo)電層28、30、32、128、228、328、428、528、58、60、162、362、562 :摻雜部分34 :第三摻雜區(qū)36、136、336、536 :第四摻雜區(qū)38、40、42、44 :電極46、48 :側(cè)邊50、450:第一摻雜層52、452 :第二摻雜層54、254 :底層56 :摻雜阱區(qū)264:隔離結(jié)構(gòu)266、268、270 :隔離部分472:第三介電部分
具體實施例方式圖I繪示一實施例中半導(dǎo)體裝置的剖面圖。請參照圖1，第一摻雜區(qū)12鄰近第二摻雜區(qū)14。第一摻雜區(qū)12包括摻雜部分28，具有第一導(dǎo)電型例如N導(dǎo)電型。第二摻雜區(qū)14可包括摻雜部分30與摻雜部分32，具有相反于第一導(dǎo)電型的第二導(dǎo)電型，例如P導(dǎo)電型。于實施例中，摻雜部分30是通過圖案化的掩模層(未顯示)對第一摻雜區(qū)12進行摻雜而形成。摻雜部分32是通過圖案化的掩模層(未顯示)對摻雜部分30進行摻雜而形成。摻雜部分32可為重摻雜區(qū)。于一實施例中，具有第一導(dǎo)電型例如N導(dǎo)電型的第三摻雜區(qū)34是通過圖案化的掩模層(未顯示)對摻雜部分30進行摻雜而形成。第四摻雜區(qū)36是通過圖案化的掩模層(未顯示)對第一摻雜區(qū)12進行摻雜而形成。第三摻雜區(qū)34與第四摻雜區(qū)36可為重摻雜區(qū)。請參照圖1，介電結(jié)構(gòu)16形成于第一摻雜區(qū)12上。介電結(jié)構(gòu)16包括互相分開的第一介電部分18與第二介電部分20。第一介電部分18與第二介電部分20并不限于圖I中所示的場氧化物，也可為淺溝道隔離結(jié)構(gòu)或其它合適的絕緣物。柵極結(jié)構(gòu)22形成于第一摻雜區(qū)12或第二摻雜區(qū)14鄰近第一介電部分18的一部分上。柵極結(jié)構(gòu)22可包括形成于第一摻雜區(qū)12或第二摻雜區(qū)14上的介電層24，與形成于介電層24上的電極層26。電極層26可包括金屬、多晶娃或金屬娃化物。請參照圖1，第四摻雜區(qū)36與第二摻雜區(qū)14分別位于介電結(jié)構(gòu)16的相對側(cè)邊46、48上。于一實施例中，第一摻雜層50形成于第一介電部分18與第二介電部分20之間的摻雜部分28上。第一摻雜層50具有第二導(dǎo)電型例如P導(dǎo)電型。第一摻雜區(qū)12可包括第二摻雜層52，具有第一導(dǎo)電型例如N導(dǎo)電型并位于第一摻雜層50下。第二摻雜層52可通過圖案化的掩模層(未顯示)對摻雜部分28進行摻雜而形成。第一摻雜層50可通過圖案化的掩模層(未顯不)對第二摻雜層52進行摻雜而形成。請參照圖1，底層54可位于第一摻雜區(qū)12的下方。底層54可具有第二導(dǎo)電型例如P導(dǎo)電型。底層54可為襯底或外延層。于一實施例中，底層54為絕緣體上硅(Siliconon insulator, SOI)。第一摻雜區(qū)12的摻雜部分28可通過圖案化的掩模層(未顯示)對底層54進行摻雜而形成。摻雜部分28也可以外延的方式形成于底層54上。摻雜阱區(qū)56 鄰近摻雜部分28并位于底層54上。摻雜阱區(qū)56包括摻雜部分58與摻雜部分60，具有第二導(dǎo)電型例如P導(dǎo)電型。摻雜部分58可通過圖案化的掩模層(未顯示)對底層54進行摻雜而形成。摻雜部分58也可以外延的方式形成于底層54上。摻雜部分60可通過圖案化的掩模層(未顯示)對摻雜部分58進行摻雜而形成。摻雜部分60可為重摻雜區(qū)。于一實施例中，半導(dǎo)體裝置為金屬氧化物半導(dǎo)體(MOS)例如橫向雙擴散(Lateraldouble Diffusion)金屬氧化物半導(dǎo)體(LDMOS)。于此例中，第一摻雜區(qū)12包括第四摻雜區(qū)36，具有第一導(dǎo)電型例如N導(dǎo)電型。柵極結(jié)構(gòu)22位于摻雜部分28與第三摻雜區(qū)34之間的摻雜部分30上。電極40例如漏極電極電性連接至第四摻雜區(qū)36。電極42例如源極電極電性連接至第三摻雜區(qū)34。電極44例如柵極電極電性連接至柵極結(jié)構(gòu)22。電極38例如基極電極電性連接至摻雜部分32。電極38與電極42可互相電性連接。于另一實施例中，半導(dǎo)體裝置為絕緣柵雙極性晶體管(Insulated Gate BipolarTransistors, IGBT),詳細地來說是橫向絕緣柵雙極性晶體管(lateralinsulated gatebipolar transistor, LIGBT)。于此例中，第四摻雜區(qū)36具有第二導(dǎo)電型例如P導(dǎo)電型。柵極結(jié)構(gòu)22位于第一介電部分18與摻雜部分30之間的摻雜部分28上。電極40例如集極電極電性連接至第四摻雜區(qū)36。電極38例如射極電極電性連接至摻雜部分32。電極44例如柵極電極電性連接至柵極結(jié)構(gòu)22。電極42例如基極電極電性連接至第三摻雜區(qū)34。電極38與電極42可互相電性連接。半導(dǎo)體裝置可簡單地控制第四摻雜區(qū)36的導(dǎo)電型為第一導(dǎo)電型例如N導(dǎo)電型來制造(800V)橫向雙擴散晶體管，或第二導(dǎo)電型例如P導(dǎo)電型來制造(700V)絕緣柵雙極性晶體管。半導(dǎo)體裝置可由CMOS工藝?yán)?00V功率CMOS工藝制造，因此半導(dǎo)體裝置的制造不需要增加額外的掩模(mask)或步驟，也有利于與其它的裝置整合在同一晶圓中。于實施例中，使用介電結(jié)構(gòu)16與應(yīng)用于降低表面場(Reduced Surface Field，RESURF)(更詳細地說，雙降低表面場(double RESURF))的概念的第一摻雜層50與第二摻雜層52,有助于提高半導(dǎo)體裝置例如LDMOS的漏極崩潰電壓(drain breakdown voltage),并降低開啟電阻(Rdson)。于一實施例中，半導(dǎo)體裝置為700V或820V橫向雙擴散晶體管。舉例來說，在第一導(dǎo)電型為N導(dǎo)電型，第二導(dǎo)電型為P導(dǎo)電型的情況下，半導(dǎo)體裝置為N通道的LIGBT (N-channel LIGBT)或LDNM0S。相反地，在第一導(dǎo)電型為P導(dǎo)電型，第二導(dǎo)電型為N導(dǎo)電型的情況下，半導(dǎo)體裝置為P通道的LIGBT (P-channel LIGBT)或LDPMOS。圖2繪示一實施例中半導(dǎo)體裝置的剖面圖。圖2繪示的半導(dǎo)體裝置與圖I繪示的半導(dǎo)體裝置的差異在于，第一摻雜區(qū)112包括摻雜部分162，具有第一導(dǎo)電型例如N導(dǎo)電型。摻雜部分162可通過圖案化的掩模層(未顯示)對摻雜部分128進行摻雜而形成。于此例中，第四摻雜區(qū)136可利用圖案化的掩模層(未顯示)對摻雜部分162進行摻雜而形成。圖3繪示一實施例中半導(dǎo)體裝置的剖面圖。圖3繪示的半導(dǎo)體裝置與圖I繪示的半導(dǎo)體裝置的差異在于，隔離結(jié)構(gòu)264圍住第一摻雜區(qū)212的摻雜部分228。隔離結(jié)構(gòu)264可包括隔離部分266、隔離部分268與隔離部分270。舉例來說，形成在底層254上的隔離部分266為埋藏層例如介電氧化物。隔離部分268可為深溝道隔離，包括介電氧化物。形成在隔離部分268上的隔離部分270并不限于場氧化物，也可為淺溝道隔離。圖4繪示一實施例中半導(dǎo)體裝置的剖面圖。圖4繪示的半導(dǎo)體裝置與圖3繪示的半導(dǎo)體裝置的差異在于，第一摻雜區(qū)312包括摻雜部分362，具有第一導(dǎo)電型例如N導(dǎo)電型。 摻雜部分362可通過圖案化的掩模層(未顯示)對摻雜部分328進行摻雜而形成。于此例中，第四摻雜區(qū)336可利用圖案化的掩模層(未顯示)對摻雜部分362進行摻雜而形成。圖5繪示一實施例中半導(dǎo)體裝置的剖面圖。圖5繪示的半導(dǎo)體裝置與圖I繪示的半導(dǎo)體裝置的差異在于，介電結(jié)構(gòu)416包括至少一第三介電部分472，位于第一介電部分418與第二介電部分420之間。第一摻雜區(qū)412的具有第一導(dǎo)電型例如N導(dǎo)電型的第二摻雜層452位于第一介電部分418、第二介電部分420與第三介電部分472之間的摻雜部分428上。具有第二導(dǎo)電型例如P導(dǎo)電型的第一摻雜層450位于第二摻雜層452上。圖6繪示一實施例中半導(dǎo)體裝置的剖面圖。圖6繪示的半導(dǎo)體裝置與圖5繪示的半導(dǎo)體裝置的差異在于，第一摻雜區(qū)512包括摻雜部分562，具有第一導(dǎo)電型例如N導(dǎo)電型。摻雜部分562可通過圖案化的掩模層(未顯示)對摻雜部分528進行摻雜而形成。于此例中，第四摻雜區(qū)536可利用圖案化的掩模層(未顯示)對摻雜部分562進行摻雜而形成。圖7顯示一實施例中半導(dǎo)體裝置為LIGBT在關(guān)閉狀態(tài)下的崩潰電壓曲線(Off-BVcurve)，BVS 820V。圖8顯示一實施例中半導(dǎo)體裝置為LIGBT的ID-VD曲線，VG為5V。圖9比較實施例中半導(dǎo)體裝置為LIGBT與double RESURF LDNMOS之間的線性區(qū)電流(idline)，其中 LIGBT 的 VG 為 5V，LDNMOS 為 10V。根據(jù)上述揭露的實施例，半導(dǎo)體裝置可簡單地控制第四摻雜區(qū)的導(dǎo)電型來決定制造橫向雙擴散晶體管或絕緣柵雙極性晶體管，并可由CMOS工藝制造，因此半導(dǎo)體裝置的制造有利于不同裝置的整合，且不需額外的費用。介電結(jié)構(gòu)與應(yīng)用于降低表面場(ReducedSurface Field, RESURF)的概念的第一摻雜層與第二摻雜層，有助于提高半導(dǎo)體裝置的操作效能。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟悉此項技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括 一第一摻雜區(qū)，具有一第一導(dǎo)電型； 一第二摻雜區(qū)，具有相反于該第一導(dǎo)電型的一第二導(dǎo)電型并鄰近該第一摻雜區(qū)； 一介電結(jié)構(gòu)，包括互相分開的一第一介電部分與一第二介電部分，其中該介電結(jié)構(gòu)形成于該第一摻雜區(qū)上；以及 一柵極結(jié)構(gòu)，位于該第一摻雜區(qū)或該第二摻雜區(qū)鄰近該第一介電部分的一部分上。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，更包括一第一摻雜層，具有該第二導(dǎo)電型，其中該第一摻雜層位于該第一介電部分與該第二介電部分之間的該第一摻雜區(qū)上，該第一摻雜區(qū)包括一第二摻雜層，具有該第一導(dǎo)電型并位于該第一摻雜層下。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中該介電結(jié)構(gòu)更包括至少一第三介電部分，位于該第一介電部分與該第二介電部分之間。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，更包括一第三摻雜區(qū)，具有該第一導(dǎo)電型，其中該柵極結(jié)構(gòu)位于該第一摻雜區(qū)與該第三摻雜區(qū)之間的該第二摻雜區(qū)上，一第一電極電性連接至該第一摻雜區(qū)，一第二電極電性連接至該第三摻雜區(qū)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中該第一電極是漏極電極，該第二電極是源極電極，該半導(dǎo)體裝置為LDMOS。
6.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，更包括一第四摻雜區(qū)具有該第二導(dǎo)電型，其中該第二摻雜區(qū)與該第四摻雜區(qū)分別位于該介電結(jié)構(gòu)的相對側(cè)邊上。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其中一第一電極電性連接至該第二摻雜區(qū)，一第二電極電性連接至該第四摻雜區(qū)。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其中該第一電極是射極電極，該第二電極是集極電極，該半導(dǎo)體裝置為橫向絕緣柵雙極性晶體管。
9.根據(jù)權(quán)利要求I所述的半導(dǎo)體裝置，其中該半導(dǎo)體裝置為橫向雙擴散金屬氧化物半導(dǎo)體或絕緣柵雙極性晶體管。
10.一種半導(dǎo)體裝置的制造方法，包括 于一第一摻雜區(qū)中形成一第二摻雜區(qū)，該第一摻雜區(qū)具有一第一導(dǎo)電型，該第二摻雜區(qū)具有相反于該第一導(dǎo)電型的一第二導(dǎo)電型； 形成一介電結(jié)構(gòu)于該第一摻雜區(qū)上，其中該介電結(jié)構(gòu)包括互相分開的一第一介電部分與一第二介電部分；以及 形成一柵極結(jié)構(gòu)于該第一摻雜區(qū)或該第二摻雜區(qū)鄰近該第一介電部分的一部分上。
全文摘要
本發(fā)明公開了一種半導(dǎo)體裝置及其制造方法。半導(dǎo)體裝置包括第一摻雜區(qū)、第二摻雜區(qū)、介電結(jié)構(gòu)與柵極結(jié)構(gòu)。第一摻雜區(qū)具有第一導(dǎo)電型。第二摻雜區(qū)具有相反于第一導(dǎo)電型的第二導(dǎo)電型并鄰近第一摻雜區(qū)。介電結(jié)構(gòu)包括互相分開的第一介電部分與第二介電部分。介電結(jié)構(gòu)形成于第一摻雜區(qū)上。柵極結(jié)構(gòu)位于第一摻雜區(qū)或第二摻雜區(qū)鄰近第一介電部分的一部分上。
文檔編號H01L29/78GK102983162SQ20111025997
公開日2013年3月20日 申請日期2011年9月5日 優(yōu)先權(quán)日2011年9月5日
發(fā)明者朱建文, 陳永初, 吳錫垣 申請人:旺宏電子股份有限公司