專利名稱：半導體元件的制造方法
技術領域：
本發(fā)明涉及一種金屬氧化物半導體(metal-oxide-semiconductor，M0S)元件的結構及其制造方法，特別涉及一種MOS元件硅化物區(qū)的形成。
背景技術：
在微電子產業(yè)中，對于超大型集成電路(VLSI)系統(tǒng)而言，深次微米 (deep-submicron)尺寸的要求主宰了設計的考慮。隨著柵極尺寸的縮小，源/漏極的接面深度必須隨之縮小以抑制所謂的短溝道效應(short channel effect，SCE)，其會降低微型化元件的性能。有關互補型金屬氧化物半導體(complementary M0S, CMOS)尺寸縮小的一個主要問題為不希望產生的寄生電容的增加。隨著源/漏極的接面深度和多晶硅線寬縮小至深次微米的范圍，接觸孔的電阻變得更為重要且需要降低。降低位于多晶硅柵極和源/漏極區(qū)與內連線之間的接觸孔的電阻的方式為在外加導電薄膜以形成不同的導電內連線之前，于源/漏極區(qū)和柵極的頂面上形成金屬硅化物。含鎳的硅化物和含鈷的硅化物為最常見的金屬硅化物材料，其典型以硅化(自對準硅化)工藝形成。在硅化工藝中，于半導體基板上方，特別在暴露出的源/漏極區(qū)和柵極區(qū)的上方全面性地沉積金屬薄膜。接著晶片受到一個或多個例如在700°C或更高溫的退火步驟。 上述的退火步驟使金屬選擇性的與暴露出的源/漏極區(qū)和柵極區(qū)產生反應，因此形成金屬硅化物。因為上述硅化物層僅形成于金屬材料與源/漏極區(qū)和多晶硅(polycrystalline silicon, polysilicon)柵極區(qū)直接接觸的地方，為自對準硅化工藝。形成硅化物層之后， 移除未反應的金屬且進行內連線工藝以提供導電路徑，例如形成介層孔以穿過沉積的層間介電層，和以例如鎢的導電材料填充上述介層孔的內連線工藝。然而，已知的硅化工藝具有下列缺點。舉例來說，常用的含鎳硅化物具有低電阻， 且可于低溫下形成。然而，含鎳硅化物對于后續(xù)的高溫工藝非常敏感，例如高應力的接觸孔蝕刻停止層(contact etch stop layer, CESL)和/或層間介電層(ILD layer)的工藝。例如在僅有含鎳硅化物的硅化工藝中，源/漏極區(qū)可能會產生縱條(stringer)和侵蝕 (encroachment)等不希望看到的現象。因此集成電路的功能和可靠度會受到不利的影響。 另一方面，含鈷硅化物于高溫環(huán)境下更為穩(wěn)定且其工藝更為成熟，較不可能因后續(xù)高溫工藝而受到不利的影響。然而，在約為35納米(nm)尺寸或以下的工藝，含鈷硅化物具有明顯下降(roll-off)電阻率(resistivity)，其表示為當含鈷硅化物的特征尺寸約接近35納米 (nm)尺寸或以下時，其電阻率會明顯增加。由于MOS元件的柵極典型地具有較各別的源/ 漏極區(qū)小的尺寸，柵極硅化物區(qū)首先會看到電阻率下降的現象。上述現象會限制含鈷硅化物在較小尺寸的先進工藝中的使用。另外，此技術領域需要一種新的方法及結構，可包含利用硅化物以降低電阻率的優(yōu)點，且同時克服先前技術的缺點。

發(fā)明內容
有鑒于此，本發(fā)明的主要目的提供一種半導體元件，包括半導體基板；柵極介電質，位于上述半導體基板的上方；以及柵極，位于上述柵極介電質的上方；柵極硅化物區(qū)， 位于上述柵極上；源/漏極區(qū)；鄰接于包括上述柵極介電質和上述柵極的柵極疊層；以及源 /漏極硅化物區(qū)，位于上述源/漏極區(qū)上，其中上述源/漏極硅化物區(qū)和上述柵極硅化物區(qū)具有不同的金屬組合。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)和該柵極硅化物區(qū)的其中之一至少包含一金屬。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)具有較該柵極硅化物區(qū)高的熱穩(wěn)定性。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)和該柵極硅化物區(qū)具有不同的厚度。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)不含鎳，以及該柵極硅化物區(qū)不含鈷。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)包含鈷，其為唯一的金屬成分，以及該柵極硅化物區(qū)包含鎳，其為唯一的金屬成分。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)具有較該柵極硅化物區(qū)高的鈷濃度。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)具有較該柵極硅化物區(qū)低的鎳濃度。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)包含金屬，其擇自包括鈷、 鉬、鎳及其組合的族群，以及該柵極硅化物區(qū)包含金屬材料，其擇自包括鎳、鎳鉬合金、鈷及其組合的族群。為達成發(fā)明的另一目的，本發(fā)明提供一種半導體元件，包括半導體基板，其包括溝道區(qū)；柵極介電質，位于上述半導體基板上以及上述溝道區(qū)上方；柵極硅化物區(qū)，位于上述柵極介電質上方；源/漏極區(qū)，鄰接于上述柵極介電質；以及源/漏極硅化物區(qū)，位于上述源/漏極區(qū)上，其中上述源/漏極硅化物區(qū)大于上述柵極硅化物區(qū)的尺寸，具有下降的電阻率。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)包含硅化物，其具有較該柵極硅化物區(qū)高的熱穩(wěn)定性。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)包含金屬，其擇自包括鈷、 鉬、鎳及其組合的族群，以及該柵極硅化物區(qū)包含金屬，其擇自包括鎳、鎳鉬合金、鈷及其組合的族群。根據本發(fā)明的半導體元件，其中該源/漏極硅化物區(qū)包含鈷，以及其中該柵極硅化物區(qū)包含鎳。根據本發(fā)明的半導體元件，其中該柵極硅化物區(qū)還包括鍺。根據本發(fā)明的半導體元件，其中該柵極硅化物區(qū)直接位于該柵極介電質上。
根據本發(fā)明的半導體元件，其中還包括多晶硅區(qū)，其位于該柵極硅化物區(qū)和該柵極介電質之間。為達成發(fā)明的又一目的，本發(fā)明提供一種半導體元件的形成方法，包括下列步驟 提供半導體基板；于上述半導體基板的上方形成柵極介電質；于上述柵極介電質的上方形成柵極；形成源/漏極區(qū)鄰接于上述柵極介電質和上述柵極；于上述源/漏極區(qū)上形成源 /漏極硅化物區(qū)；利用上述柵極，于上述柵極介電質上方形成柵極硅化物區(qū)；其中上述柵極硅化物區(qū)具 有與上述源/漏極硅化物區(qū)不同的金屬組合。為達成發(fā)明的又一目的，本發(fā)明提供一種半導體元件的形成方法，包括下列步驟 提供半導體基板；于上述半導體基板的上方形成柵極介電質；于上述柵極介電質的上方形成柵極；形成源/漏極區(qū)鄰接于上述柵極介電質；全面性形成第一金屬層，進行第一退火步驟以于上述源/漏極區(qū)上形成源/漏極硅化物區(qū)；全面性形成介電層，且穿過上述介電層以暴露出上述第一金屬層；移除上述第一金屬層；全面性形成第二金屬層，其中上述第二金屬層具有與上述第一金屬層不同的成分；以及進行第二退火步驟以于上述柵極介電質上方形成柵極硅化物區(qū)。于上述源/漏極區(qū)上形成源/漏極硅化物區(qū)；利用上述柵極，于上述柵極介電質上方形成柵極硅化物區(qū)；其中上述柵極硅化物區(qū)具有與上述源/漏極硅化物區(qū)不同的金屬組合。利用本發(fā)明較佳實施例形成的MOS元件具有已改善的電阻率下降效應 (roll-off)和可靠度。


圖1至7為本發(fā)明較佳實施例的中間工藝剖面圖，其中在形成接觸孔蝕刻停止層后形成柵極硅化物區(qū)。圖8至10為本發(fā)明較佳實施例的另一變化例，其中在形成層間介電質后形成柵極硅化物區(qū)。圖11為本發(fā)明較佳實施例的又一變化例，其中源/漏極硅化物區(qū)再一次與柵極硅化物區(qū)形成。其中，附圖標記說明如下2 基板；4 柵極介電質；6 柵極；7 第一掩膜層；8 間隙壁；9 輕摻雜源/ 漏極區(qū)；10 淺溝槽隔離區(qū)；12 源/漏極區(qū)；14 金屬層；16 源/漏極硅化物區(qū)；18 第二掩膜層；22 金屬層；23 層間介電質；24 柵極硅化物區(qū)；34 金屬層。
具體實施例方式以下利用工藝剖面圖，以更詳細地說明本發(fā)明較佳實施例的半導體元件及其形成方法，在本發(fā)明各實施例中，相同的符號表示相同的元件。本發(fā)明提供一種利用新穎的硅化物工藝形成的半導體元件。其顯示本發(fā)明較佳實施例的中間工藝步驟，在本發(fā)明各實施例中，相同的符號表示相同的元件。請參考圖1，其顯示淺溝槽隔離(shallow trench isolation，STI)區(qū)10和一部分的金屬氧化物半導體(metal-oxide-semiconductor，M0S)元件的形成，其包括位于基板2 中的淺摻雜源/漏極區(qū)(lightly-doped drain/source,LDD)9,以及位于基板2上的柵極結構。在較佳實施例中，基板2為硅基板。在其他實施例中，可利用鍺化硅(SiGe)、塊狀半導體 (bulk semiconductor)、應變半導體(strained semiconductor)、化合物半導體(compound semiconductor)、絶緣層上覆硅(silicon on insulator，SOI)，或其他常用的半導體基板。 較佳利用于基板2中蝕刻出淺溝槽以及利用例如為氧化硅的絶緣物填充上述溝槽的方式， 形成淺溝槽隔離區(qū)10?？衫酶鞣N已知的方法，例如熱氧化法(thermal oxidation)、化學氣相沉積法 (chemical vapor exposition，CVD)等方法，于基板2上沉積柵極介電質4。柵極介電質 4可為氧化物。由于氮化硅為有效的不純物擴散阻障物，也可利用氮化硅做為柵極介電質 4。氮化硅層較佳利用熱氮化(thermal nitridati on)硅的方式形成。也可利用氮-氫 (nitrogen-hydrogen)白勺P曰t及等離子ftlfti去(plasma anodic nitridation) g^iftlft 二_ 化硅等方法制造氮化硅。柵極介電質4也可包括例如氧氮化合物(oxynitride)、含氧介電質(oxygen-containing dielectric)、含氣介電質(nitrogen-containing dielectric)或其組合的高介電常數(high-k)介電材料?？衫没瘜W氣相沉積法(CVD)于柵極介電質4上形成柵極6。在較佳實施例中， 柵極6包括多晶硅(polysilicon)。柵極6最好為摻雜不純物以降低其片電阻(sheet resistance)。在其他實施例中，柵極6包括非晶硅(amorphous silicon)。如圖1所示，于柵極6的上方形成第一掩膜層7。第一掩膜層7可包括氮化硅，然而也可利用例如為氧化物的其他材料形成第一掩膜層7。在較佳實施例中，利用抗反射層鍍膜(anti-reflective coating layer, ARC layer)做為第一掩膜層7，抗反射層鍍膜通常用于現行集成電路的圖案化工藝步驟。于圖案化柵極6后，保留且不移除上述抗反射層鍍膜而做為掩膜層7。在其他實施例中，以特別的方式形成掩膜層7。較佳地，全面性地沉積然后圖案化掩膜層7、柵極6和柵極介電質4。接著，較佳地利用柵極疊層做為掩膜，以摻雜適當的不純物的方式形成淺摻雜源/漏極區(qū)9。同樣地如圖1所示，可沿著柵極介電質4、柵極6和掩膜層7的側壁形成一對間隙壁8。熟悉此技術可知，較佳于基板2與柵極疊層上方全面性沉積一介電層，以及接著進行一非等向性的蝕刻以移除水平表面上的介電質材料，而形成間隙壁8。如圖1所示，間隙壁 8可為單一介電層形成，或為包含多于一層介電層形成的復合層，舉例來說，氧化硅層位于氮化硅層上所形成的復合層(圖未顯示)。值得注意的是，掩膜層7也可于形成間隙壁8之后形成，或于后續(xù)形成的源/漏極區(qū)硅化之前的任何時間形成。請參考圖2，其顯示源/漏極區(qū)12的形成。在較佳實施例中，利用摻雜不純物的方式于基板2中以形成源/漏極區(qū)12。間隙壁8和上述柵極疊層做為后續(xù)源/漏極摻雜工藝的掩膜。在其他實施例中，利用凹陷源/漏極區(qū)，以及接著于凹陷中磊晶成長例如硅、鍺化硅或碳化硅的半導體材料，以形成源/漏極區(qū)12。可于磊晶成長的同時或于磊晶成長后摻雜所需的不純物。如圖3所示，于源/漏極區(qū)12上沉積薄金屬層14。金屬層14較佳包括鈷(Co)。 然而，金屬層14也可包括例如鉬、鎳或其組合的其他材料。通常不建議使用純鎳，但金屬層14可為包括含鎳的鎳基合金(nickel-based alloy)。舉例來說，合金中鎳的重量百分比較佳約小于百分之九十九的重量百分比，更佳為約小于百分之九十七，最佳為小于百分之九十五。在較佳實施例中，物理氣相沉積法(physical vapor deposition, PVD)用以形成金屬層14，然而也可利用其他常用的方法形成金屬層14，例如濺鍍法(sputtering)、低壓化學氣相沉積法(low pressure CVD, LPCVD)和原子層化學氣相沉積法(atomic layer CVD，ALD)。在另一實施例中，可利用無電鍍膜法(electroless plating)形成金屬層14， 其可于源/漏極區(qū)12上選擇性地形成金屬層，但不會于例如間隙壁8和掩膜層7的介電層上形成金屬層。
接著進行退火工藝，以形成源/漏極硅化物區(qū)16，且其形成的結構如圖4所示。退火工藝較佳于400°C或高于400°C的溫度下進行，然而為了顧及硅化物區(qū)的品質，較低的退火溫度通常是較理想的。熟于此技術可知，可利用熱退火法(thermal annealing)、快速退火法(flash annealing)、激光退火法(laser annealing)或其他類似的步驟執(zhí)行退火工藝。在實施例中，退火工藝可包括兩個步驟。第一步驟為包括在相對較低溫度下的第一退火步驟。在第一步驟中，一部分的金屬層14會與硅反應形成硅化物。此硅化物典型地具有比最終結構更高的電阻率。接著移除未反應的金屬。第二步驟包括第二退火步驟，其將高電阻率的硅化物轉變成為低電阻率的硅化物。在形成含鈷硅化物的實施例中，在約300°C 至400°C的溫度下執(zhí)行第一退火步驟，而在約700°C的溫度下執(zhí)行第二退火步驟。產生的源 /漏極硅化物區(qū)16最好于較高溫度下具有較高的熱穩(wěn)定性，且其可相容于例如高應力的接觸孔蝕刻停止層和層間介電層等后續(xù)工藝。請參考圖5，其顯示形成第二掩膜層18以覆蓋源/漏極硅化物區(qū)16。在較佳實施例中，第二掩膜層18為接觸孔蝕刻停止層(contact etch stop layer，CESL)，較佳為全面性沉積接觸孔蝕刻停止層以覆蓋整個元件，包括覆蓋源/漏極硅化物區(qū)16和第一掩膜層7。 在其他實施例中，第二掩膜層18特別為一柵極硅化物區(qū)而形成，且于形成柵極硅化物區(qū)后移除。于第二掩膜層18中形成開口 20，且穿過開口 20以暴露出第一掩膜層7。然后移除第一掩膜層7。請參考圖6，其顯示第二金屬層22的形成。第二金屬層22較佳具有與金屬層14 不同的成分(請參考圖3)，其中“不同的成分”意指不是金屬層14至少具有一種與第二金屬層22不同的金屬元素，就是金屬層14和22中金屬元素大體上相同時，兩者金屬元素的百分比大體上不同。舉例來說，如果金屬層14和22的金屬元素百分比差值約大于百分之五，金屬層14和22則為不同的成分。更佳為，金屬層22的金屬硅化物具有相對較低的電阻率，且其硅化物的尺寸遠小于源/漏極硅化物區(qū)16的尺寸時，其具有下降(roll-off)的電阻率?！跋陆怠币辉~意指當硅化物區(qū)的尺寸小于某一數值時，各別硅化物區(qū)的電阻率明顯增加。熟于此技術可知，MOS元件柵極的尺寸典型地小于其他橫向的尺寸，且因此柵極會先產生電阻率增加的問題。金屬層22較佳為包括鎳，鎳鉬合金或其類似的金屬。通常不建議使用鈷，由于鈷的硅化物于較例如鎳的其他金屬大的尺寸時，具有下降的電阻率。然而，金屬層22可包含微小成分的鈷，例如小于百分之五。由于金屬層14 (請參考圖3)和22為不同的成分，結果由金屬層14和22形成的硅化物區(qū)具有不同的成分。接著執(zhí)行第二硅化工藝。第二硅化工藝較佳于較第一硅化工藝低的溫度下進行。 較佳在約低于300°C的溫度下執(zhí)行第二硅化工藝。在實施例中，在約低于300°C的溫度下執(zhí)行第二硅化工藝的第一退火步驟，且在約低于400°C的溫度下執(zhí)行第二硅化工藝的第二退火步驟，以形成含鎳的硅化物。如圖7所示，第二硅化工藝于柵極6的頂部形成硅化物區(qū) 24。
接著，在接觸孔蝕刻停止層18的上方沉積層間介電質(inter-layer dielectric, ILD) 230層間介電質23較佳為低介電常數的介電層，具有介電常數，其值約小于3. 5。然后形成接觸插塞(圖未顯示)，其將源/漏極硅化物區(qū)16和柵極硅化物區(qū)24連接至其上金屬層中的金屬線。層間介電質23和接觸插塞的工藝為此技術領域所熟知，因此不做重復敘述。圖8至10為本發(fā)明較佳實施例的另一變化例。在此實施例中，其起始步驟本質上與圖1至4所示步驟相同。如圖8至10所示，在形成源/漏極硅化物區(qū)16后，形成接觸孔蝕刻停止層18和層間介電質23，且進行化學機械研磨(chemical mechanical polish, CMP)工藝以平坦化層間介電質23、接觸孔蝕刻停止層18和間隙壁8與柵極6的表面。較佳地研磨掩膜層7直至暴露出柵極6。產生如圖9所示的結構。另一方面，化學機械研磨工藝研磨至掩膜層7的頂面，再進行選擇性的蝕刻以移除掩膜層7。然后形成金屬層(圖未顯示)，其較佳包括 本質上與金屬層22相同的金屬(請參考圖6)。接著進行退火工藝，其本質上類似于金屬層22的硅化工藝，且移除未反應的金屬。產生如圖10所示的具有柵極硅化物區(qū)24的結構。如有需要，接著可再次沉積層間介電質23以達到所需的厚度。當可了解的是，柵極硅化物區(qū)24可于形成源/漏極硅化物區(qū)16之后的任何時間形成。更佳于高溫工藝后形成柵極硅化物區(qū)24，因此柵極硅化物區(qū)24受到高溫工藝的影響較小。如圖11所示，在本發(fā)明較佳實施例的又一變化例中，于形成接觸孔蝕刻停止層18 之前，移除掩膜層7。全面性地形成金屬層34，其本質上與金屬層22類似。然后進行退火工藝，以于柵極6的頂部上形成柵極硅化物區(qū)24。第二退火步驟導致額外的金屬析出進入源/漏極硅化物區(qū)16內部。由于柵極硅化物工藝和源/漏極硅化物工藝為不同的工藝，源/漏極硅化物區(qū)16 和柵極硅化物區(qū)24很可能具有不同的厚度?？蛇M一步控制硅化工藝以增加硅化物區(qū)厚度的差異。在實施例中，柵極6為完全硅化。例如利用沉積較厚的金屬層和/或以持續(xù)較長的時間退火處理柵極6以達成完全硅化的柵極6。熟悉此技術可知，完全硅化的柵極可以避免電荷空乏效應，因此其為理想的特征。由于柵極硅化物區(qū)24和源/漏極硅化物區(qū)16不同時間形成，柵極6可以完全硅化而不會導致源/漏極區(qū)12的過度硅化。當可了解的是，本發(fā)明的較佳實施例可以應用于鍺化硅(SiGe)的硅化工藝，舉例來說，用于P型金屬氧化物半導體(PMOS)元件的鍺化硅應激物(stressor)。另外，η型金屬氧化物半導體(NMOS)和ρ型金屬氧化物半導體(PMOS)的源/漏極區(qū)和柵極可具有不同的金屬成分。因此可對NMOS元件和PMOS元件進行客制化的硅化工藝以符合不同設計上的需求。本發(fā)明的較佳實施例具有多項優(yōu)點。源/漏極區(qū)12典型地具有比柵極6更大的尺寸。因此，鈷可用于形成源/漏極硅化物區(qū)16。由于鈷的尺寸較大，即使利用65納米(nm) 或更小的工藝來制造MOS元件時，較不易發(fā)生下降效應。經由形成熱穩(wěn)定性高的源/漏極硅化物區(qū)16，其可容許例如形成高應力的接觸孔蝕刻停止層18和/或層間介電質23等后續(xù)的高溫工藝，而不致影響到已形成的源/漏極硅化物區(qū)。另一方面，形成的柵極硅化物區(qū) 24較不需考慮為高溫工藝所影響，在挑選金屬時可有更多的選擇，可選擇具有較佳的電阻率下降性能表現的金屬。
雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明，任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，當可做些許更動與潤飾，因此本發(fā)明的保護范圍當視后附的權利 要求所界定的為準。
權利要求
1.一種半導體元件的制造方法，包括 提供一半導體基板；形成一柵極介電質于該半導體基板上； 形成一柵極于該柵極介電質上； 形成一第一掩模層覆蓋于該柵極上； 形成一源/漏極區(qū)于鄰接于該柵極； 形成一源/漏極硅化物于該源/漏極區(qū)上； 移除該第一掩模層以暴露出該柵極；以及形成一柵極硅化物于該柵極上。
2.如權利要求1所述的半導體元件的制造方法，其中該源/漏極硅化物與該柵極硅化物包含相同的金屬元素。
3.如權利要求2所述的半導體元件的制造方法，其中該源/漏極硅化物與該柵極硅化物中的金屬元素百分比差值大于百分之五。
4.如權利要求1所述的半導體元件的制造方法，其中該源/漏極硅化物與該柵極硅化物包含不同的金屬元素。
5.如權利要求1所述的半導體元件的制造方法，其中該源/漏極硅化物與該柵極硅化物具有不同厚度。
6.如權利要求1所述的半導體元件的制造方法，還包含在移除該第一掩模層之前，形成一第二掩模層覆蓋該源/漏極硅化物；及在該第二掩模層中形成一開口，以暴露出該第一掩模層。
7.如權利要求1所述的半導體元件的制造方法，還包含在移除該第一掩模層之前，依序形成一第二掩模層及一層間介電層覆蓋于該源/漏極硅化物及該第一掩模層上；及以一化學機械研磨工藝平坦化該層間介電層、該第二掩模層及該第一掩模層，直至暴露出該柵極。
8.一種半導體元件的制造方法，包括 提供一半導體基板形成一柵極堆疊于該半導體基板上，其中該柵極堆疊包含 一柵極介電質于該半導體基板上； 一柵極于該柵極介電質上； 形成第一掩模層覆蓋于該柵極上； 形成一源/漏極區(qū)于鄰接于該柵極；形成一第一金屬層于該源/漏極區(qū)上，并對該第一金屬層進行一第一退火工藝，以使該第一金屬層與該源/漏極區(qū)反應形成一源/漏極硅化物； 移除該剩余未反應的第一金屬層；形成一第二掩模層覆蓋該第一掩模層及該源/漏極硅化物； 移除該第一掩模層及其上的該第二掩模層，以暴露出該柵極；以及形成一第二金屬層覆蓋該柵極及該第二掩模層，并對該第二金屬層進行一第二退火步驟以使該第二金屬層與該柵極反應形成一柵極硅化物。
9.如權利要求8所述的半導體元件的制造方法，其中該柵極被完全硅化。
10.如權利要求8所述的半導體元件的制造方法，其中該源/漏極硅化物與該柵極硅化物具有不同厚度。
全文摘要
本發(fā)明提供一種半導體元件的制造方法，其可改善電阻率下降效應和可靠度，包括提供一半導體基板；形成一柵極介電質于該半導體基板上；形成一柵極于該柵極介電質上；形成一第一掩模層覆蓋于該柵極上；形成一源/漏極區(qū)于鄰接于該柵極；形成一源/漏極硅化物于該源/漏極區(qū)上；移除該第一掩模層以暴露出該柵極；以及形成一柵極硅化物于該柵極上。利用本發(fā)明形成的金屬氧化物半導體元件具有已改善的電阻率下降效應和可靠度。
文檔編號H01L21/28GK102332402SQ201110270509
公開日2012年1月25日 申請日期2007年2月25日 優(yōu)先權日2006年6月26日
發(fā)明者李丹晨, 詹博文 申請人:臺灣積體電路制造股份有限公司