專利名稱：級(jí)聯(lián)的高壓結(jié)型場(chǎng)效應(yīng)晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及一種半導(dǎo)體功率器件。更確切的說，本發(fā)明涉及制備含有一個(gè)高壓和一個(gè)低壓JFET的級(jí)聯(lián)的結(jié)型場(chǎng)效應(yīng)晶體管(JFET)器件的結(jié)構(gòu)和方法，以便在微小的夾斷電壓(Vp)變化下，獲得很寬的工作電壓性能，尤其適用于電壓較低的器件。
背景技術(shù)：
用于制備傳統(tǒng)的高壓結(jié)型場(chǎng)效應(yīng)晶體管(JFET)器件的工藝，受到由作為通道區(qū)的外延層的厚度變化而產(chǎn)生的高敏感性變化的局限。如圖IA和IB所示，傳統(tǒng)的JFET器件可以作為一個(gè)高壓JFET器件或低壓器件。在圖IA所示的傳統(tǒng)的高壓JFET中，通道區(qū)，例如N-通道區(qū)，橫向形成在源極和漏極區(qū)之間的P-型柵極區(qū)下方。N-通道區(qū)在N-區(qū)和/或N-型外延層(N-外延層可以生長在P-型襯底上)中。N-通道區(qū)是由位于P-柵極區(qū)和P-型襯底之間的那部分N-區(qū)和N-外延層構(gòu)成的。N-通道的有效厚度t，隨著外延層厚度的變化而變化。因此，JFET器件的夾斷電壓Vp也隨外延層厚度的變化而變化，外延層的厚度變化很大，是由于制備過程中的變化、 N-區(qū)和外延層的有效摻雜、P-柵極區(qū)的有效深度以及外延生長時(shí)在N-外延層/P-型襯底交界面處的自動(dòng)摻雜而引起的。由于N-外延層的厚度變化使通道的厚度變化，因此根據(jù)每個(gè)晶圓和每個(gè)塊的制備過程的不同，夾斷電壓Vp的變化，在整個(gè)晶圓、從晶圓到晶圓以及從塊到塊就變得相當(dāng)顯著。這種Vp的變化可能大到不可接受，尤其是當(dāng)植入深亞微米技術(shù)時(shí)。用深亞微米技術(shù)制備的器件通常對(duì)于最大的和標(biāo)準(zhǔn)的工作電壓之間具有嚴(yán)格的要求，也就是說，在最大的工作電壓和標(biāo)準(zhǔn)的工作電壓之間不能有太大的差距。例如，一個(gè)2um的器件可能具有5V 的標(biāo)準(zhǔn)工作電壓以及IOV的最大電壓，而一個(gè)0. 5um的器件可能具有5V的標(biāo)準(zhǔn)工作電壓， 但僅有6V的最大電壓。同時(shí)，JFET器件的夾斷電壓Vp必須小于最大電壓的絕對(duì)值。但是， 如果夾斷電壓Vp的變化很大，那么目標(biāo)夾斷電壓Vp也必須相應(yīng)地減小，以保證不會(huì)超過最大的可允許電壓，使JFET器件易損。Vp很低的JFET通常具有很大的通道電阻，并且對(duì)于其指定的尺寸，不能處理許多電流。為了克服由于Vp較低(例如由外延層的厚度變化引起的)所帶來的電流處理限制，JFET器件必須植入較大的尺寸，以提供較大的通道面積以及較好的電流處理性能。因此，這種JFET器件的尺寸和制造成本很高。另一方面，就像圖IB所示的傳統(tǒng)的低壓JFET那樣，可以制備帶有淺N-通道植入和淺頂部柵極植入的N-通道JFET，以便準(zhǔn)確地控制Vp的變化。然而，帶有淺通道和柵極區(qū)植入的JFET具有很低的工作電壓。因此，帶有這種結(jié)構(gòu)的器件僅能在很低的工作電壓下運(yùn)行。對(duì)于高壓應(yīng)用而言，由于外延層的厚度變化以及這些厚度變化引起的夾斷電壓(Vp)變化的敏感性，通過傳統(tǒng)工藝和結(jié)構(gòu)制備的JFET器件仍面臨許多局限和困難。在美國專利申請(qǐng)?zhí)?007/00U958中，Hower等人提出了一種結(jié)型場(chǎng)效應(yīng)晶體管 (JFET)，它的制備是由一個(gè)勢(shì)阱區(qū)作為通道區(qū)，其平均摻雜物濃度遠(yuǎn)小于其余部分的勢(shì)阱區(qū)的平均摻雜濃度。通道區(qū)比剩余部分的勢(shì)阱區(qū)的平均摻雜濃度低，降低了 JFET的夾斷電壓。該發(fā)明雖然可以降低夾斷電壓，但卻不能解決以下難題，為了克服夾斷電壓的不確定性所帶來的限制，必須用較大的尺寸來實(shí)現(xiàn)JFET器件的高壓應(yīng)用?；谏鲜鲈颍诠β拾雽?dǎo)體器件設(shè)計(jì)和制備領(lǐng)域，有必要研發(fā)一種用于制備 JFET功率器件的新型結(jié)構(gòu)和制備方法，從而解決上述局限和難題。

發(fā)明內(nèi)容
因此，本發(fā)明的一個(gè)方面在于，提出了一種新型改良的級(jí)聯(lián)結(jié)型場(chǎng)效應(yīng)晶體管 (JFET)的器件結(jié)構(gòu)以及制備方法，這種級(jí)聯(lián)的結(jié)型場(chǎng)效應(yīng)晶體管(JFET)包括一級(jí)和二級(jí) JFET，以通過微小的夾斷電壓變化獲得較低的夾斷電壓，從而解決上述傳統(tǒng)JFET器件的局限和難題。確切地說，本發(fā)明的一個(gè)方面在于，提出了一種新型改良的級(jí)聯(lián)JFET器件的器件結(jié)構(gòu)以及制備方法，這種級(jí)聯(lián)JFET器件包括一個(gè)低壓JFET，其源極區(qū)連接到頂部柵極下面的淺埋通道區(qū)。然后，在低壓(LV)JFET的漏極上形成一個(gè)高壓(HV) JFET器件(具有很高的擊穿電壓)，從而將低壓輸送到LV JFET。本發(fā)明所述的級(jí)聯(lián)JFET的優(yōu)勢(shì)在于，既有HV JFET器件高夾斷電壓的工作特性，也有LV JFET微小VP(夾斷電壓)變化的工作特性。因此，傳統(tǒng)普通的JFET器件或者具有很高的Vp和很大的Vp變化，或者具有很低的Vp和微小的Vp變化，與它們相比，二級(jí)級(jí)聯(lián)的JFET器件通過將HV JFET和LV JFET的優(yōu)勢(shì)相結(jié)合， 提高了器件性能。簡言之，在一個(gè)較佳實(shí)施例中，本發(fā)明提出了一種級(jí)聯(lián)的結(jié)型場(chǎng)晶體管(JFET)器件。這種級(jí)聯(lián)的JFET器件是由一個(gè)一級(jí)JFET級(jí)聯(lián)到一個(gè)二級(jí)JFET上構(gòu)成，其中一級(jí)和二級(jí)JFET中的一個(gè)連接到另一個(gè)JFET級(jí)的漏極電極上。閱讀以下詳細(xì)說明并參照附圖之后，本發(fā)明的這些和其他的特點(diǎn)和優(yōu)勢(shì)，對(duì)于本領(lǐng)域的技術(shù)人員而言，無疑將顯而易見。


圖IA和圖IB分別表示傳統(tǒng)的高壓和低壓JFET器件的結(jié)構(gòu)剖面圖。圖2A和圖2B分別表示本發(fā)明所述的級(jí)聯(lián)JFET器件的剖面圖和等效電路圖。圖2C表示類似于圖2A的本發(fā)明另一個(gè)可選實(shí)施例的剖面圖。圖2D表示類似于圖2A的本發(fā)明另一個(gè)可選實(shí)施例的剖面圖。圖2E表示類似于圖2D的本發(fā)明另一個(gè)可選實(shí)施例的剖面圖。圖3A和;3B分別表示帶有條紋或開放式晶胞布局的級(jí)聯(lián)JFET器件的俯視圖和等效電路圖。圖4A、4B和4C分別表示帶有圓形或封閉式晶胞布局的級(jí)聯(lián)JFET器件的俯視圖和等效電路圖。圖5A至5F為一系列表示圖2A所示的級(jí)聯(lián)JFET器件的制備方法的剖面圖。
具體實(shí)施例方式以下結(jié)合附圖，通過詳細(xì)說明較佳的具體實(shí)施例，對(duì)本發(fā)明做進(jìn)一步闡述。
圖2A表示本發(fā)明所述的級(jí)聯(lián)高壓結(jié)型場(chǎng)效應(yīng)晶體管(JFET)器件的剖面圖。所形成的級(jí)聯(lián)HV JFET器件，在左側(cè)帶有低壓JFET 101級(jí)聯(lián)到右側(cè)的高壓JFET 102上。低壓 JFET 101形成在P掩埋層(PBL) 110上方的高壓P-勢(shì)阱(HVPff) 120中，P掩埋層(PBL) 110 位于(P-型)半導(dǎo)體襯底105上，并且在N-勢(shì)阱140的頂面附近具有一個(gè)N+源極區(qū)170， 包圍在HVPW 120中。高壓勢(shì)阱是一個(gè)具有低摻雜和深結(jié)深度的區(qū)域，可以承受高電壓。低壓JFET 101還包括一個(gè)淺N-通道160，沉積在P+頂部柵極區(qū)190下方。淺N-通道160在輕摻雜的HVPW 120中，具有輕劑量以及的半高能量植入，頂部柵極190具有淺P+植入。作為示例，P+頂部柵極190的厚度僅為0. 1 0. 3微米。N通道的厚度為幾微米至幾十微米。 因此，N通道植入的厚度小于或等于1微米。頂部柵極190以及淺N-通道160從N-勢(shì)阱 140開始，橫向延伸至高壓JFET 102。HVPff 120作為低壓JFET 101底部柵極，與頂部柵極 190—起夾斷低壓JFET 101。HVPff 120可以通過PBL 110，連接到頂部P襯底105上。第一場(chǎng)氧化物(FOX)部分130-1將P+頂部柵極和源極區(qū)170分離開來。高壓JFET 102作為一個(gè)深結(jié)JFET，在N-外延層115上方具有高壓N-勢(shì)阱 (HVNW) 125，N-外延層115位于P襯底105上。HVNW 125包圍著P-勢(shì)阱145，接觸頂部柵極190，從低壓JFET 101開始延伸。P柵極145作為高壓JFET 102的頂部柵極。HVNW 125 也連接到N通道160上。高壓JFET102還包括一個(gè)N+漏極區(qū)180，在N-勢(shì)阱150上方，包圍在HVNW 125中，HVNW 125沉積在P-勢(shì)阱145對(duì)面。P勢(shì)阱145連接到LV JFET 101的 P+頂部柵極190上，因此它與P+頂部柵極190在相同的電壓下偏置。HVPW 120、PBL 110 以及P襯底105可以一起作為高壓JFET 102的底部柵極。在P勢(shì)阱145和HVPW 120/PBL 110/P襯底105之間的那部分HVNW 125和N-外延層115，構(gòu)成HV JFET 102的通道。為了提高漏極工作電壓并增大擊穿電壓，可以選擇在第二 FOX部分130上方制備一個(gè)多晶硅場(chǎng)板135，從P-勢(shì)阱145開始延伸到N-勢(shì)阱150，包圍在HVNW 125中?？蛇x的多晶硅場(chǎng)板 135可以連接到頂部柵極P勢(shì)阱145上。如果單獨(dú)使用低壓JFET 101，那么淺P+頂部柵極190將具有漏極電壓，而且該器件會(huì)具有很低的擊穿電壓。因此，低壓JFET 101級(jí)聯(lián)到高壓JFET102上，而不是直流漏極電極上，以用于很高的工作電壓。本發(fā)明通過配置帶有在漏極拾取的高壓JFET 102的級(jí)聯(lián)的低壓JFET 101，解決了原有技術(shù)的JFET器件的難題。一級(jí)JFET，即高壓JFET 102，降低了電壓，并將低壓輸送至第二級(jí)，即低壓JFET 101，從而使低壓JFET 101在較高的整體器件電壓下工作。高壓JFET 102的夾斷電壓低于LV JFET 101的擊穿電壓，防止LV JFET在 HV JFET夾斷之前被擊穿。在這種級(jí)聯(lián)結(jié)構(gòu)中，第一級(jí)具有很高的VP以及很大的VP變化， 而第二級(jí)具有很低的VP以及微小的VP變化；級(jí)聯(lián)器件的VP由VP變化不大的第二級(jí)決定， 因此可以實(shí)現(xiàn)嚴(yán)格的控制。雖然第二級(jí)可以在第一級(jí)之前夾斷，但是第一級(jí)會(huì)將電壓降至第二級(jí)可以承受的水平上。因此，本發(fā)明所述的級(jí)聯(lián)器件可以通過LV JFET對(duì)VP變化嚴(yán)格的控制，獲得HV JFET很高的擊穿電壓。圖2B表示圖2A所示的本發(fā)明實(shí)施例的等效電路。在圖2B中，依據(jù)本發(fā)明，高壓 JFET 102級(jí)聯(lián)到低壓JFET 101上。所形成的電路就像一個(gè)單獨(dú)的高壓JFET(其內(nèi)部包括高壓JFET 102以及低壓JFET 101) 一樣工作，具有很低的夾斷電壓以及微小的夾斷電壓變化。圖2C所示的剖面圖，除了其中的HV JFET 102’具有高壓JFET頂部柵極P勢(shì)阱145’，從低壓JFET頂部柵極190去耦之外，其他都與圖2A類似。頂部柵極P勢(shì)阱145’在其頂部，還可以具有一個(gè)P+區(qū)146，便于良好的接觸。在本實(shí)施例中，可以分別單獨(dú)控制高壓JFET 102以及低壓JFET 101的頂部柵極。圖2D所示的剖面圖，除了其中含有深溝槽絕緣物(DTI) 198之外，其他都與圖2A 類似。DTI 198為JFET結(jié)構(gòu)提供絕緣物，使得即便是在條紋晶胞布局中，也可以單獨(dú)控制頂部柵極。圖2E所示的剖面圖，除了含有在絕緣物上的半導(dǎo)體(例如硅)(SOI)絕緣層197， 使JFET結(jié)構(gòu)的底部絕緣之外，其他都與圖2D類似。JFET結(jié)構(gòu)的底部可以形成在P-型層 111中，P-型層111帶有P勢(shì)阱120，可以作為底部柵極。P-型層111可以通過P+接觸區(qū) 191，從頂部凹陷，穿過P勢(shì)阱120。作為示例，P+接觸區(qū)191可以位于器件的邊緣，在源極和漏極區(qū)之外。圖3A和;3B表示本發(fā)明的級(jí)聯(lián)JFET器件的較佳實(shí)施例的俯視圖和等效電路圖。圖 3A表示類似于圖2A所示結(jié)構(gòu)的條紋布局，其中源極170沉積在頂部P+柵極190附近的左側(cè)，作為LV JFET 101的一部分，多晶硅場(chǎng)板135沉積在FOX 130-2上方，漏極區(qū)180沉積在右側(cè)，作為HV JFET 102的一部分，HV JFET 102在LV JFET 101的對(duì)面。可以在底部接觸 P襯底105 (在圖3A中沒有表示出來)，作為底部柵極。圖:3B表示頂部柵極190以及在襯底105底面上的底部柵極都接地。這種結(jié)構(gòu)是一個(gè)三端器件，帶有源極、漏極和接地端(接地端連接到頂部和底部柵極)。漏極電流由漏極和源極電勢(shì)決定。作為示例，可以用P-型結(jié)絕緣物199包圍這種器件。作為示例，這種結(jié)構(gòu)可用于啟動(dòng)電路。當(dāng)然，如果有必要的話，可以單獨(dú)控制柵極，而不將柵極接地。如果級(jí)聯(lián)的JFET器件具有條紋結(jié)構(gòu)，并且集成在集成電路(IC)上，對(duì)于單獨(dú)控制柵極而言，級(jí)聯(lián)的JFET可能需要某些電介質(zhì)絕緣結(jié)構(gòu)，例如如圖2D所示的深溝槽絕緣(DTI)，或如圖2E所示的在絕緣物上的半導(dǎo)體(SOI)。圖4A、4B和4C表示本發(fā)明所述的級(jí)聯(lián)JFET器件的另一個(gè)較佳實(shí)施例的俯視圖和等效電路圖。圖4A表示類似于圖2A所示結(jié)構(gòu)的封閉式晶胞布局，源極170沉積在外圍，包圍著頂部P+柵極190，作為LV JFET 101的一部分，形成在封閉式晶胞的外部，多晶硅場(chǎng)板 135被頂部柵極190包圍，漏極區(qū)180沉積在封閉式晶胞的最深處，作為HV JFET 102的一部分，HV JFET 102與LV JFET 101相對(duì)?？梢栽诘撞拷佑|P襯底，作為底部柵極。這種帶有漏極180沉積在封閉式晶胞中心的結(jié)構(gòu)，可用于電壓很高的器件。由于JFET將低壓輸送到封閉式晶胞外圍的源極170，因此可以很方便地使器件絕緣。該封閉式晶胞的形狀可以是圓形或長方形。圖4B表示反面的結(jié)構(gòu)，其中源極170位于封閉式晶胞結(jié)構(gòu)的中心，漏極 180位于外圍。LV JFET 101的P+頂部柵極190包圍著源極170，HV JFET 102的多晶硅場(chǎng)板135包圍著P+頂部柵極。圖4C表示在襯底105底面上的底部柵極可以接地，同時(shí)頂部柵極可以控制電流。這種結(jié)構(gòu)是一個(gè)四端器件源極、漏極、頂部柵極以及接地端(接地端連接到底部柵極)。當(dāng)然，可以通過配置，單獨(dú)控制底部柵極(P襯底10 ，而不將底部柵極接地。如果級(jí)聯(lián)JFET集成在一個(gè)IC芯片上，那么級(jí)聯(lián)JEFT可能需要一個(gè)類似于圖2E所示的SOI結(jié)構(gòu)，以便單獨(dú)控制底部柵極。圖5A至5E為一系列剖面圖，表示本發(fā)明所述的類似于圖2A所示的高壓JFET器件的制備工藝。在圖5A中，利用P-掩埋層(PBL)植入，在P襯底105的頂部形成一個(gè)PBL層110。在圖5B中，在襯底105上方生長一個(gè)外延層115，并且在這個(gè)過程中，擴(kuò)散PBL層 110，使其占據(jù)N-外延層115和襯底105連接處的區(qū)域。在圖5C中，高壓(HV)P勢(shì)阱120以及高壓(HV)N勢(shì)阱125形成在外延層115的頂面附近。在圖5D中，絕緣層(例如場(chǎng)氧化物 (FOX))部分130-1和130-2，分別形成(例如生長)在HV P-勢(shì)阱120和HV N-勢(shì)阱125 上方的頂面上。然后，在FOX部分130-1下方的HV P-勢(shì)阱130中，制備一個(gè)N勢(shì)阱140， 在FOX部分130-2對(duì)面的末端處，在HV N-勢(shì)阱125中制備P-勢(shì)阱145和N-勢(shì)阱150。在圖5E中，利用半高能N-通道植入，制備一個(gè)淺N-通道160，從N-勢(shì)阱140穿過HV P-勢(shì)阱120，到達(dá)P勢(shì)阱145以及HV N-勢(shì)阱125。隨后，制備一個(gè)多晶硅場(chǎng)板135，并形成圖案。 盡管N-通道160可以形成在外延層115中，但是外延層115并不是低壓N-通道160的一部分。另一方面，外延層115是高壓通道區(qū)(以及HV N勢(shì)阱125)的一部分。在圖5F中， 通過N+植入，在N-勢(shì)阱區(qū)140頂部的FOX部分130-1附近，形成N+源極區(qū)170，包圍在HV P勢(shì)阱120中，并且在N-勢(shì)阱150頂部的FOX部分130-2附近，形成N+漏極區(qū)180，包圍在 HV N-勢(shì)阱125中。利用P+植入，在N-通道160上方形成一個(gè)頂部柵極區(qū)190。所形成的頂部柵極區(qū)190自對(duì)準(zhǔn)到場(chǎng)氧化物130-1和130-2。 盡管本發(fā)明已經(jīng)詳細(xì)說明了現(xiàn)有的較佳實(shí)施例，但應(yīng)理解這些說明不應(yīng)作為本發(fā)明的局限。本領(lǐng)域的技術(shù)人員閱讀上述詳細(xì)說明后，各種變化和修正無疑將顯而易見。例如，存在許多變化，比如取消多晶硅場(chǎng)板、取消源極和頂部柵極之間的場(chǎng)氧化物、取消漏極端的P勢(shì)阱、利用每個(gè)N勢(shì)阱和P勢(shì)阱一層代替每個(gè)兩層、取消PBL等。因此，應(yīng)認(rèn)為所附的權(quán)利要求書涵蓋本發(fā)明的真實(shí)意圖和范圍內(nèi)的全部變化和修正。
權(quán)利要求
1.一種級(jí)聯(lián)的結(jié)型場(chǎng)晶體管器件，其特征在于，包括一級(jí)JFET，其級(jí)聯(lián)到二級(jí)JFET ；所述一級(jí)JFET為高壓JFET，所述二級(jí)JFET為低壓JFET。
2.根據(jù)權(quán)利要求1所述的級(jí)聯(lián)JFET器件，其特征在于，其中配置所述高壓JFET的夾斷電壓高于所述低壓JFET的夾斷電壓，并且所述高壓JFET的夾斷電壓的變化更大；所述的高壓JFET將減小后的電壓輸送至低壓JFET，因此所述的級(jí)聯(lián)JFET器件的夾斷電壓，由夾斷電壓較低以及夾斷電壓變化較小的所述的低壓JFET所決定。
3.根據(jù)權(quán)利要求2所述的級(jí)聯(lián)JFET器件，其特征在于，所述低壓JFET還包括一個(gè)第一導(dǎo)電類型的低壓JFET淺通道植入?yún)^(qū)，位于具有第二導(dǎo)電類型的低壓JFET淺頂部柵極區(qū)下方。
4.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，所述低壓JFET淺通道植入?yún)^(qū)的深度小于1微米。
5.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，所述高壓JFET還包括一個(gè)第一導(dǎo)電類型的高壓通道區(qū)，形成在第二導(dǎo)電類型的底部柵極上方，其中高壓通道區(qū)包括具有第一導(dǎo)電類型的外延層的一部分。
6.根據(jù)權(quán)利要求5所述的級(jí)聯(lián)JFET器件，其特征在于，所述高壓JFET還包括一個(gè)第二導(dǎo)電類型的高壓頂部柵極區(qū)，形成在高壓通道區(qū)上方。
7.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，所述低壓JFET淺通道植入?yún)^(qū)形成在低壓JFET底部柵極區(qū)上方。
8.根據(jù)權(quán)利要求7所述的級(jí)聯(lián)JFET器件，其特征在于，所述低壓JFET底部柵極區(qū)是由具有淺摻雜和深結(jié)深度的第二導(dǎo)電類型的半導(dǎo)體區(qū)構(gòu)成的。
9.根據(jù)權(quán)利要求8所述的級(jí)聯(lián)JFET器件，其特征在于，所述具有淺摻雜和深結(jié)深度的第二導(dǎo)電類型的半導(dǎo)體區(qū)位于第二導(dǎo)電類型的掩埋層以及第二導(dǎo)電類型的底部襯底上方， 并與它們相連接。
10.根據(jù)權(quán)利要求9所述的級(jí)聯(lián)JFET器件，其特征在于，所述具有淺摻雜和深結(jié)深度的第二導(dǎo)電類型的半導(dǎo)體區(qū)、掩埋層、以及底部襯底，構(gòu)成低壓JFET的底部柵極。
11.根據(jù)權(quán)利要求10所述的級(jí)聯(lián)JFET器件，其特征在于，所述低壓JFET通道區(qū)連接到高壓JFET通道區(qū)，所述的高壓通道區(qū)包括一個(gè)位于底部襯底上方的第一導(dǎo)電類型的外延層。
12.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，還包括一個(gè)形成在一部分高壓 JFET上方的多晶硅場(chǎng)板。
13.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，還包括級(jí)聯(lián)的JFET器件，其具有一個(gè)封閉式晶胞結(jié)構(gòu)，所述的高壓JFET或所述的低壓JFET 的其中之一位于封閉式晶胞的內(nèi)部，并被所述的高壓JFET或所述的低壓JFET中的另一個(gè)所包圍。
14.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，所述的級(jí)聯(lián)的JFET器件具有條紋結(jié)構(gòu)。
15.根據(jù)權(quán)利要求14所述的級(jí)聯(lián)JFET器件，其特征在于，所述的級(jí)聯(lián)的JFET器件的頂部柵極和底部柵極都接地。
16.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，由外部控制所述級(jí)聯(lián)的JFET 器件的頂部柵極，該級(jí)聯(lián)的JFET器件的底部柵極接地。
17.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，所述的高壓JFET還包括一個(gè)與低壓頂部柵極分開的高壓頂部柵極，從而可以獨(dú)立于低壓頂部柵極，單獨(dú)控制高壓頂部柵極。
18.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，還包括使所述級(jí)聯(lián)JFET絕緣的深溝槽絕緣物。
19.根據(jù)權(quán)利要求3所述的級(jí)聯(lián)JFET器件，其特征在于，還包括一個(gè)在級(jí)聯(lián)JFET下方的在絕緣物上的半導(dǎo)體絕緣層，其中可以從級(jí)聯(lián)JFET外圍的頂部連接級(jí)聯(lián)JFET的底部柵極區(qū)。
20.一種制備級(jí)聯(lián)的結(jié)型場(chǎng)效應(yīng)晶體管器件的方法，其特征在于，包括在帶有二級(jí) JFET的級(jí)聯(lián)結(jié)構(gòu)中制備一個(gè)一級(jí)JFET，其中一級(jí)JFET為高壓JFET，二級(jí)JFET為低壓JFET。
21.根據(jù)權(quán)利要求20所述的方法，其特征在于，還包括配置高壓JFET的夾斷電壓高于所述低壓JFET的夾斷電壓，并且該高壓JFET的夾斷電壓的變化更大；并且，配置所述的高壓JFET，將減小后的電壓輸送至低壓JFET，因此所述的級(jí)聯(lián)JFET 器件的夾斷電壓，由夾斷電壓較低以及夾斷電壓變化較小的所述的低壓JFET所決定。
22.根據(jù)權(quán)利要求21所述的方法，其特征在于，還包括在低壓JFET淺頂部柵極區(qū)下方，植入一個(gè)低壓JFET淺通道區(qū)。
全文摘要
一種級(jí)聯(lián)的結(jié)型場(chǎng)晶體管(JFET)器件，包括一個(gè)級(jí)聯(lián)到二級(jí)低壓JFET的一級(jí)高壓JFET，其中一級(jí)和二級(jí)JFET的其中之一連接到另一個(gè)JFET級(jí)的漏極電極上。
文檔編號(hào)H01L21/8232GK102487066SQ20111027057
公開日2012年6月6日 申請(qǐng)日期2011年9月2日 優(yōu)先權(quán)日2010年12月2日
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