專利名稱：可降低外延時自摻雜的外延片襯底、外延片及半導體器件的制作方法
技術領域：
本發(fā)明涉及一種可降低外延時自摻雜的外延片襯底、外延片及半導體器件。
背景技術：
對于半導體器件來說，需要外延層具有完美的晶體結構，而且對外延層的厚度、導電類型、電阻率及電阻均勻性等方面均有一定的要求。半導體的電阻率一般隨著溫度、摻雜濃度、磁場強度及光照強度等因素的變化而改變。對于外延層與襯底的組合及產(chǎn)品規(guī)格是由后道產(chǎn)品應用所決定。電路與電子元件需要在外延片上制作完成，不同的應用如MOS型中PM0S、NM0S、CM0S和雙極型中飽和型和非飽和型。隨著集成電路設計朝向輕、薄、短、小及省電化的發(fā)展趨勢，行動通訊、信息家電等產(chǎn)品無不力求節(jié)約能源消耗，對于外延產(chǎn)品要求也不斷提高。解決外延片電阻率的變化分布問題，不僅可以滿足外延片輕、薄、小、省電發(fā)展趨勢，還可以提高外延片后道電子元件的使用率，有效降低客戶端的產(chǎn)品成本。襯底，也稱為基板。目前大量使用的同質外延片中，襯底與外延層的主體構成的元素相同，均為硅。摻雜劑主要有η型元素及ρ型元素。η型元素包括砷AS、銻和磷(PH) ；ρ 型元素主要是硼元素。現(xiàn)有的外延片，襯底與外延層兩者摻雜劑的種類和濃度不相同。如常用的一種外延片，其襯底為N型，即襯底中摻雜η型原子磷、砷或銻中的一種或幾種；其外延層摻雜有ρ 型原子硼。在外延片的生產(chǎn)過程中，存在著普遍的自摻雜現(xiàn)象。自摻雜是由于熱蒸發(fā)或者化學反應的副產(chǎn)物對襯底的擴散，襯底中的硅及雜質進入氣相，改變了氣相中的摻雜成分和濃度，從而導致了外延層中的雜質實際分布偏離理想的情況。按產(chǎn)生的原因，自摻雜可分為氣相自摻雜、固相外擴散及系統(tǒng)自摻雜。氣相自摻雜的摻雜物主要來自晶圓的背面和邊緣固相外擴散。固相外擴散的摻雜物主要來自襯底的擴散，摻雜物在襯底與外延層的接觸面由襯底擴散至外延層。系統(tǒng)自摻雜的摻雜物來自氣體晶片，石墨盤和反應爐腔體等外延片生產(chǎn)裝置的內(nèi)部。由自摻雜的產(chǎn)生原因可看出，外延片生產(chǎn)過程中，尤其是氣相外延的生產(chǎn)方法中， 自摻雜現(xiàn)象難以避免。如圖1所示為一種外延片的示意圖，由于自摻雜的影響，一般情況下，①處相對于外圈電阻率最高，②、③、④、⑤處次之，最邊緣的⑥、⑦、⑧、⑨處阻值相對更低。有些情況下也會存在邊緣處電阻率高于靠近圓心處電阻率的情況。衡量電阻均勻性的標準通過計算公式可算出，計算公式電阻率均勻性=(MAX-MIN) *100% /(ΜΑΧ+ΜΙΝ)，MAX為9個點中最大電阻率數(shù)值，MIN為9個點中最小電阻率數(shù)值。通過此計算公式計算得出的均勻性數(shù)值越小，則其均勻性越高，外延片質量越高。目前，對于外延片的電阻率均勻性可以接受范圍小于5%。而現(xiàn)有技術中的外延片，其電阻率均勻性最低也僅能達到2. 5%，按照現(xiàn)有技術生產(chǎn)，電阻率均勻性數(shù)值難以再降低。
襯底中的雜質與外延層的雜質的互相擴散，降低了外延層的電阻均勻性。如何提供一種可降低外延層生產(chǎn)過程中的自擴散襯底，以改善外延層電阻率均勻性，一向是業(yè)內(nèi)比較難以克服的問題。

發(fā)明內(nèi)容
本發(fā)明的目的是為了克服現(xiàn)有技術中的不足，提供一種可降低外延時自摻雜的外延片襯底。為實現(xiàn)以上目的，本發(fā)明通過以下技術方案實現(xiàn)可降低外延時自摻雜的外延片襯底，包括襯底本體，其特征在于，所述襯底本體背
面具有二氧化硅層。優(yōu)選地是，所述的二氧化硅層厚度為3_7um。優(yōu)選地是，在襯底本體正面設置有單晶硅層。優(yōu)選地是，所述的單晶硅層為三氯硅烷與氫氣在900°C 1050°C下反應，反應生成的單晶硅沉積在襯底本體正面形成。優(yōu)選地是，所述的三氯硅烷與氫氣通入反應腔內(nèi)，氫氣的流速為120-170slm/s。優(yōu)選地是，所述的單晶硅層厚度為2-5 μ m。優(yōu)選地是，所述的襯底本體為N型。優(yōu)選地是，所述的N型襯底本體摻雜有砷、磷及銻中的至少一種元素。優(yōu)選地是，所述的襯底本體為P型。優(yōu)選地是，所述的P型襯底本體摻雜有硼。本發(fā)明的第二個目的是提供一種外延層電阻均勻性高的外延片。外延片，其特征在于，包括前述的可降低外延時自摻雜的外延片襯底。本發(fā)明的第三個目的是提供一種半導體器件。半導體器件，其特征在于，包括前述的外延片。外延層電阻率均勻性是衡量一個外延生產(chǎn)企業(yè)實力的重要指標之一，是一種制程能力高低的衡量指標。電阻率均勻性優(yōu)良會保證后面工藝外延片上的每一個器件電性符合要求。若外延片電阻率均勻性不良，在后續(xù)工藝過程中，會大大增加邊緣器件報廢率，增加工藝成本及降低集成電路產(chǎn)品品質。本發(fā)明中，在襯底本體背面設置二氧化硅層、正面設置單晶硅層，可將襯底本體與外延層隔開，因此可防止襯底本體與外延層產(chǎn)生自摻雜現(xiàn)象。防止襯底本體中的摻雜劑進入外延層，可提高外延層的電阻率均勻性。使用本發(fā)明中的可降低外延時自摻雜的外延片襯底生產(chǎn)的外延層，其電阻率均勻性可以做到< 1.5%。相比于未使用本發(fā)明的可降低外延時自摻雜的外延片襯底生產(chǎn)的外延層，可大幅提高外延層電阻均勻性。使用本發(fā)明中的可降低外延時自摻雜的外延片襯底， 可降低后續(xù)生產(chǎn)成本，提高產(chǎn)品品質。


圖1為一種外延片電阻率測試點示意圖；圖2為本發(fā)明中的實施例1-4中的可降低外延時自摻雜的外延片襯底結構示意圖。圖3為本發(fā)明中實施例5-8的外延片結構示意圖。圖4為本發(fā)明的實施例9-12的可降低外延時自摻雜的外延片襯底結構示意圖。圖5為本發(fā)明的實施例13-16的外延片結構示意圖。
具體實施例方式下面結合實施例對本發(fā)明進行詳細的描述實施例1-4圖2為實施例1-4中的可降低外延時自摻雜的外延片襯底結構示意圖。如圖2所示，可降低外延時自摻雜的外延片襯底，包括襯底本體1，在襯底本體1背面設置有二氧化硅層4。襯底本體1既可以是N型，即摻雜有砷、磷或銻元素；所述的襯底本體1還可以是P 型，即摻雜有硼元素。襯底本體背面的二氧化硅層可使用APCVD (常壓化學汽相沉積)方法來完成襯底
背封結構層二氧化硅。化學反應方程式SiH4+2&— Si02+2H20二氧化硅使用WJ機臺，使用此機臺在于采用低溫工藝，反應器結構相對簡單，沉積速率快。在半導體制程上，化學汽相反應的環(huán)境，基本上分為氣體傳輸、熱能傳遞及反應進行三方面，亦即反應氣體被導入反應器中，由擴散方式經(jīng)過邊界層(boundary layer)到達襯底表面，而由襯底表面提供反應所需的能量，反應氣體就在襯底表面產(chǎn)生化學變化，生成固體生成物，而沉積在襯底表面。實施例1-4均為重摻砷襯底本體，實施例1-4中在襯底本體背面設置有3 μ m、 4. 6 μ m>5. 5 μ m、6. 8 μ m 二_ft iiM。實施例5-8圖3為實施例5-8中的外延片結構示意圖。實施例5-8分別使用實施例1_4中的襯底。如圖3所示，外延片，包括圖2所示的襯底，在襯底本體1正面生長外延層3。所述襯底包括襯底本體1，在襯底本體1背面設置有一層二氧化硅薄膜4。外延層3設置在襯底本體1正面。對比實施例1-4中，在重摻砷襯底本體背面未設置二氧化硅層，外延層直接在襯底本體正面生長。實施例5-8與對比實施例1-4的外延層電阻均勻性對比數(shù)據(jù)如表1-4所示。每一組對比中，均選用同一批次生產(chǎn)的兩片襯底本體，一片在背面設置二氧化硅層后再生長外延層；另一片直接在正面生長外延層。外延層生長工藝均相同。檢測點為如圖1所示的1-9 個占

表1
權利要求
1.可降低外延時自摻雜的外延片襯底，包括襯底本體，其特征在于，所述襯底本體背面具有二氧化硅層。
2.根據(jù)權利要求1所述的可降低外延時自摻雜的外延片襯底，其特征在于，所述的二氧化硅層厚度為3-7um。
3.根據(jù)權利要求1所述的可降低外延時自摻雜的外延片襯底，其特征在于，在襯底本體正面設置有單晶硅層。
4.根據(jù)權利要求3所述的可降低外延時自摻雜的外延片襯底，其特征在于，所述的單晶硅層為三氯硅烷與氫氣在900°C 1050°C下反應，反應生成的單晶硅沉積在襯底本體正面形成。
5.根據(jù)權利要求4所述的可降低外延時自摻雜的外延片襯底，其特征在于，所述的三氯硅烷與氫氣通入反應腔內(nèi)，氫氣的流速為120-170slm/s。
6.根據(jù)權利要求3所述的可降低外延時自摻雜的外延片襯底，其特征在于，所述的單晶硅層厚度為2-5 μ m。
7.根據(jù)權利要求1所述的可降低外延時自摻雜的外延片襯底的生產(chǎn)，其特征在于，所述的襯底本體為N型。
8.根據(jù)權利要求7所述的可降低外延時自摻雜的外延片襯底，其特征在于，所述的N型襯底本體摻雜有砷、磷及銻中的至少一種元素。
9.根據(jù)權利要求1所述的可降低外延時自摻雜的外延片襯底，其特征在于，所述的襯底本體為P型。
10.根據(jù)權利要求9所述的可降低外延時自摻雜的外延片襯底，其特征在于，所述的P 型襯底本體摻雜有硼。
11.外延片，其特征在于，包括權利要求1至10任一權利要求所述的可降低外延時自摻雜的外延片襯底。
12.半導體器件，其特征在于，包括權利要求11所述的外延片。
全文摘要
本發(fā)明公開了一種可降低外延時自摻雜的外延片襯底，包括襯底本體，其特征在于，所述襯底本體背面具有二氧化硅層。使用本發(fā)明中的可降低外延時自摻雜的外延片襯底生產(chǎn)的外延層，其電阻率均勻性數(shù)值可以做到＜1.5％。相比于未使用本發(fā)明的可降低外延時自摻雜的外延片襯底生產(chǎn)的外延層，可大幅提高外延層電阻均勻性。使用本發(fā)明中的可降低外延時自摻雜的外延片襯底，可降低后續(xù)生產(chǎn)成本，提高產(chǎn)品品質。
文檔編號H01L23/00GK102324406SQ201110295470
公開日2012年1月18日 申請日期2011年9月30日 優(yōu)先權日2011年9月30日
發(fā)明者林志鑫, 鐘旻遠, 陳斌, 顧昱 申請人:上海晶盟硅材料有限公司