專利名稱：非易失性存儲元件、非易失性存儲元件組及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲元件、非易失性存儲元件組及其制造方法。
背景技術(shù)：
目前，各領(lǐng)域中廣泛使用了具有諸如EEPR0M(電可擦除可編程ROM)或閃存等非易失性存儲單元的半導(dǎo)體裝置。其重寫次數(shù)、諸如數(shù)據(jù)保持穩(wěn)定性(data retention tolerance)等可靠性的提高以及結(jié)構(gòu)小型化是重要的課題。另一方面，近來市場上以浮動型為代表的閃存受到關(guān)注，這是因為據(jù)說電阻變化型非易失性存儲元件不僅具有簡單結(jié)構(gòu)、高速重寫功能和多值技術(shù)，還具有高可靠性，并且適用于高性能和高集成度的情況。由于包含相變RAM(PRAM)的非易失性存儲元件具有在兩個電極之間布置有用作存儲部的電阻變化層的結(jié)構(gòu)，因此這種存儲結(jié)構(gòu)簡單，并易于小型化。例如， JP-A-2008-153375中公開了一種非易失性存儲元件，其中，電阻變化層由含有金屬的離子導(dǎo)體構(gòu)成。例如，JP-A-2006-179778中公開了一種包含硫族化物膜的非易失性存儲元件。然而，在JP-A-2008-153375中公開的非易失性存儲元件中，在每個非易失性存儲元件中設(shè)有第一電極。另一方面，通過使用多個非易失性存儲元件共有的存儲層和第二電極并規(guī)定存儲層的成分，可避免圖形化精度的降低以及元件結(jié)構(gòu)中的膜的剝落。然而，難以徹底防止存儲層發(fā)生由于進(jìn)行圖形化處理而帶來的損傷，并且存儲層的成分受到限制。在 JP-A-2006-179778中公開的非易失性存儲元件中，必需有兩個步驟，即，在每個非易失性存儲元件中，通過將硫族化物相變材料埋入絕緣膜內(nèi)形成的孔中以形成存儲層，然后形成上部電極，因此使制造工藝復(fù)雜化。

發(fā)明內(nèi)容
因此，期望提供可避免對信息存儲層造成損傷、避免元件結(jié)構(gòu)中的膜發(fā)生剝落并簡化其制造工藝的非易失性存儲元件、非易失性存儲元件組及其制造方法。本發(fā)明的一個實施方式提供了一種非易失性存儲元件組，該非易失性存儲元件組包括(A)第一絕緣層；(B)第二絕緣層，其具有第一凹部以及與第一凹部連通的第二凹部， 且第二凹部的寬度大于第一凹部的寬度，并且所述第二絕緣層布置于第一絕緣層上；(C) 多個電極，它們布置于第一絕緣層中，并且所述多個電極的頂面從第一凹部的底面露出； (D)信息存儲層，其形成于第一凹部和第二凹部的側(cè)壁和底面上；以及(E)導(dǎo)電材料層，其填充于由第二凹部中的信息存儲層圍成的空間中。本發(fā)明的另一實施方式提供了一種非易失性存儲元件組，該非易失性存儲元件組包括(A)第一絕緣層；(B)第二絕緣層，其具有凹部并布置于第一絕緣層上；(C)多個電
5極，它們布置于第一絕緣層上，并且所述多個電極的頂面從凹部的底面露出；(D)信息存儲層，其形成于凹部的側(cè)壁和底面上；以及(E)導(dǎo)電材料層，其填充于由凹部中的信息存儲層圍成的空間中。本發(fā)明的又一實施方式提供了一種非易失性存儲元件，該非易失性存儲元件包括(A)第一絕緣層；(B)第二絕緣層，其具有凹部并布置于第一絕緣層上；(C)電極，其布置于第一絕緣層中，并且所述電極的頂面從凹部的底面露出；(D)信息存儲層，其形成于凹部的側(cè)壁和底面上；以及(E)導(dǎo)電材料層，其填充于由凹部中的信息存儲層圍成的空間中。本發(fā)明的再一實施方式提供了一種非易失性存儲元件組的制造方法，該方法包括(a)在第一絕緣層中形成多個電極，所述多個電極的頂面與第一絕緣層的頂面齊平； (b)在第一絕緣層上形成第二絕緣層，然后在第二絕緣層中形成第一凹部以及第二凹部，使電極從第一凹部的底面露出，第二凹部與第一凹部連通，且第二凹部的寬度大于第一凹部的寬度；(C)在第二絕緣層的頂面上以及第一凹部和第二凹部的側(cè)壁和底面上形成信息存儲層；(d)在整個表面上形成導(dǎo)電材料層；并且(e)去除第二絕緣層頂面上的導(dǎo)電材料層和信息存儲層，以獲得第一凹部以及第二凹部，第一凹部中埋有信息存儲層，第二凹部中埋有信息存儲層和導(dǎo)電材料層。本發(fā)明的又另一個實施方式提供了一種非易失性存儲元件組的制造方法，該方法包括(a)在第一絕緣層中形成多個電極，所述多個電極的頂面與第一絕緣層的頂面齊平； (b)在第一絕緣層上形成第二絕緣層，然后在第二絕緣層中形成凹部，使電極從凹部的底面露出；(c)在第二絕緣層的頂面上以及凹部的側(cè)壁和底面上形成信息存儲層；(d)在整個表面上形成導(dǎo)電材料層；并且(e)去除第二絕緣層頂面上的導(dǎo)電材料層和信息存儲層，以獲得填充于由凹部中的信息存儲層圍成的空間中的導(dǎo)電材料層形成的布線。本發(fā)明的再另一個實施方式提供了一種非易失性存儲元件的制造方法，該方法包括(a)在第一絕緣層中形成電極，該電極的頂面與第一絕緣層的頂面齊平；(b)在第一絕緣層上形成第二絕緣層，然后在第二絕緣層中形成凹部，使電極從凹部的底面露出；(c)在第二絕緣層的頂面上以及凹部的側(cè)壁和底面上形成信息存儲層；(d)在整個表面上形成導(dǎo)電材料層；并且(e)去除第二絕緣層頂面上的導(dǎo)電材料層和信息存儲層，以獲得填充于由凹部中的信息存儲層圍成的空間中的導(dǎo)電材料層。在本發(fā)明的上述實施方式的非易失性存儲元件、非易失性存儲元件組及其制造方法中，非易失性存儲元件和非易失性存儲元件組具有所謂的鑲嵌(damascene)結(jié)構(gòu)。于是， 因為不必需利用蝕刻法而使信息存儲層圖形化，故可避免由于圖形化而對信息存儲層造成損傷。此外，由于在凹部中形成元件結(jié)構(gòu)，故可避免膜的剝落。還可簡化制造工藝。


圖1A、圖IB和圖IC分別為本發(fā)明的實施例1的非易失性存儲元件組的示意性部分截面圖、部分平面圖以及示意性部分截面圖。圖2為構(gòu)成本發(fā)明的實施例1的非易失性存儲元件組的非易失性存儲元件的示意性部分截面圖。圖3A和圖:3B分別為概念性地表示本發(fā)明的實施例1的非易失性存儲元件組的示圖和等效電路圖。
圖4A和圖4B分別為本發(fā)明的實施例3的非易失性存儲元件組的示意性部分截面圖和部分平面圖。圖5A、圖5B和圖5C分別為本發(fā)明的實施例4的非易失性存儲元件組的示意性部分截面圖、部分平面圖以及示意性部分截面圖。圖6A、圖6B和圖6C為表示本發(fā)明的實施例1的非易失性存儲元件組的制造方法的圖，其中，圖6A為與沿圖IB的箭頭A-A截取的截面圖同樣的部分截面圖，圖6B為與圖IB 同樣的部分平面圖，而圖6C為與沿圖IB的箭頭C-C截取的截面圖同樣的部分截面圖。圖7A、圖7B和圖7C為接著圖6A、圖6B和圖6C而用于表示本發(fā)明的實施例1的非易失性存儲元件組的制造方法的圖，其中，圖7A為與沿圖IB的箭頭A-A截取的截面圖同樣的部分截面圖，圖7B為與圖IB同樣的部分平面圖，而圖7C為與沿圖IB的箭頭C-C截取的截面圖同樣的部分截面圖。圖8A、圖8B和圖8C為表示本發(fā)明的實施例4的非易失性存儲元件組的制造方法的圖，其中，圖8A為與沿圖5B的箭頭A-A截取的截面圖同樣的部分截面圖，圖8B為與圖5B 同樣的部分平面圖，而圖8C為與沿圖5B的箭頭C-C截取的截面圖同樣的部分截面圖。圖9A、圖9B和圖9C為接著圖8A、圖8B和圖8C而用于表示本發(fā)明的實施例4的非易失性存儲元件組的制造方法的圖，其中，圖9A為與沿圖5B的箭頭A-A截取的截面圖同樣的部分截面圖，圖9B為與圖5B同樣的部分平面圖，而圖9C為與沿圖5B的箭頭C-C截取的截面圖同樣的部分截面圖。
具體實施例方式
下面，參照

本發(fā)明的實施方式。然而，本發(fā)明不限于所述實施例，并且所述實施例中的各種數(shù)值和材料均為示例。以下列順序進(jìn)行說明。1.非易失性存儲元件、非易失性存儲元件組及其制造方法的一般性說明
2.實施例1 (實施方式1的非易失性存儲元件組及其制造方法)
3.實施例2 (實施例1的變型)
4.實施例3 (實施例1的另一變型)
5.實施例4(實施方式2的非易失性存儲元件組及其制造方法)及其他[本發(fā)明
的實施方式的非易失性存儲元件及其制造方法以及一般性說明]在本發(fā)明的實施方式1或2的非易失性存儲元件組及其制造方法中，布置有N個電極，由電極、信息存儲層和導(dǎo)電材料層(或布線)形成非易失性存儲元件，并且非易失性存儲元件組包括N個所述非易失性存儲元件。在本發(fā)明的實施方式1的非易失性存儲元件組或制造方法中，可在整個表面上形成第三絕緣層，并且可在第三絕緣層上形成經(jīng)由接觸插頭而連接于導(dǎo)電材料層的布線。或者，在第二絕緣層中可布置有凹部連接部，該凹部連接部將各個相鄰的非易失性存儲元件組的第二凹部彼此連接，可在凹部連接部的側(cè)壁和底面上形成有信息存儲層延伸部，在凹部連接部內(nèi)由信息存儲層延伸部所圍成的空間中可填充有導(dǎo)電材料層延伸部，并且可由填充在第二凹部中的導(dǎo)電材料層和填充在凹部連接部中的導(dǎo)電材料層延伸部形成布線。在本發(fā)明的實施方式1或2的非易失性存儲元件組或其制造方法中以及在本發(fā)明的所述實施方式的非易失性存儲元件及其制造方法中，信息存儲層可包括電阻變化層，
7該電阻變化層隨著其電阻抗值(以下簡稱為“電阻值”)變化而存儲信息。即，非易失性存儲元件可配置為電阻變化型非易失性存儲元件。這種情況下，電阻變化層可由包含金屬的離子導(dǎo)體形成，或者可由硫族化物材料形成。此外，電阻變化層可由具備巨電致電阻效應(yīng) (colossal electro-resistance effect，CER效應(yīng))的材料制成?；蛘?，非易失性存儲元件可由相變存儲元件(PRAM)或PMC(Programmable metallization Cell，可編程金屬化單元)構(gòu)成，該非易失性存儲元件利用下述現(xiàn)象作為存儲元件而工作，所述現(xiàn)象即構(gòu)成電阻變化層的相變材料可在非晶態(tài)和晶態(tài)之間變化幾個數(shù)位的電阻值。這里，當(dāng)電阻變化層由包含金屬的離子導(dǎo)體形成時，電阻變化層可為具有高電阻層和離子源層的層疊結(jié)構(gòu)。這種情況下，例如，離子源層可包含碲(Te)、硫(S)和硒(Se)中的至少一種元素(硫族元素) (原子)以及銅(Cu)、鋯(Zr)和鋁(Al)中的至少一種元素(原子)，并且當(dāng)向?qū)?yīng)的存儲元件施加預(yù)定電壓時，可通過使銅(Cu)、鋯(Zr)和鋁(Al)中的所述至少一種元素(原子) 擴(kuò)散至高電阻層中而降低高電阻層的電阻值。所述高電阻層與電極接觸。在具備上述配置的本發(fā)明的實施方式1的非易失性存儲元件組的制造方法中，接著步驟(e)，可在整個表面上形成第三絕緣層，并且可在第三絕緣層上形成經(jīng)由接觸插頭而連接于導(dǎo)電材料層的布線。或者，在步驟(b)中，可在第二絕緣層中形成將各個相鄰的非易失性存儲元件組中的第二凹部彼此連接的凹部連接部；在步驟(c)中，可在凹部連接部的側(cè)壁和底面上形成信息存儲層延伸部；在步驟(e)中，可去除第二絕緣層上的導(dǎo)電材料層和信息存儲層，以便獲得其中埋有信息存儲層的第一凹部、其中埋有信息存儲層和導(dǎo)電材料層的第二凹部以及其中埋有信息存儲層和導(dǎo)電材料層延伸部的凹部連接部，并且可由填充于第二凹部中的導(dǎo)電材料層和填充于凹部連接部中的導(dǎo)電材料層延伸部形成布線。在本發(fā)明的實施方式1或2的非易失性存儲元件組或制造方法以及在具備上述配置的本發(fā)明的非易失性存儲元件和制造方法(以下也一般性地稱作“本發(fā)明”)中，當(dāng)電阻變化層由包含金屬的離子導(dǎo)體形成時，電阻變化層可由導(dǎo)電或半導(dǎo)電薄膜(例如，由 GeSbTe,GeTe,GeSe,GeS,SiGeTe或SiGe釙Te制成的薄膜，或者所述薄膜與例如由Ag、Ag合金、Cu、Cu合金、Zn或Si合金制成的薄膜的層疊結(jié)構(gòu))構(gòu)成，所述導(dǎo)電或半導(dǎo)電薄膜包含選自銅(Cu)、銀(Ag)和鋅(Zn)中的至少一種元素(原子)以及選自碲(Te)、硫⑶和硒 (Se)中的至少一種元素(硫族元素)(原子)。或者，可在整個層或局部中，沿厚度方向形成由選自La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Yb以及Y中的至少一種稀土元素的氧化物制成的膜(稀土氧化物膜)或Hf、Ta、W等的氧化物膜。此外，在電阻變化層為具有高電阻層和離子源層的多層結(jié)構(gòu)的情況下，高電阻層包含最大量的碲(Te)以作為陰離子成分，而離子源層包含至少一種金屬元素以作為可電離為陽離子的元素，并且包含選自碲(Te)、硫(S)和硒(Se)中的至少一種元素(硫族元素) (原子)以作為可電離為陰離子的元素。金屬元素和硫族元素化合以形成金屬硫族化物層 (硫族化物材料層)。金屬硫族化物層主要具有非晶結(jié)構(gòu)，并且用作離子源。離子源層形成為使其電阻值小于初始狀態(tài)或擦除狀態(tài)下的高電阻層的電阻值。這種情況下，高電阻層可具有單層結(jié)構(gòu)或多層結(jié)構(gòu)，并且在這種情況下，其下層與電極接觸，所述下層包含最大量的碲以作為陰離子成分，而其上層包含除碲以外的元素以作為陰離子成分。形成金屬硫族化物層的金屬元素優(yōu)選地為化學(xué)穩(wěn)定元素，所述化學(xué)穩(wěn)定元素可在包含上述硫族元素的離子源層中以金屬態(tài)存在，以便在進(jìn)行寫入操作時形成金屬態(tài)的導(dǎo)電路徑(filament，絲)，并且這些金屬元素可以是周期表中4A、5A和6A族中的過渡金屬，即 Ti (鈦)、& (鋯)、Hf (鉿)、V (釩)、Nb (鈮)、Ta (鉭)、Cr (鉻)、Mo (鉬)以及 W (鎢)。 可使用這些元素中的一種或兩種以上來形成金屬硫族化物層。而且，離子源層中可添加有 Al(鋁)、Cu(銅)、Ge(鍺)以及 Si(硅)。例如，離子源層的具體構(gòu)成材料可以為&TeAl、TiTeAl、CrTeAl、WTeAl以及 TaTeAl0其他的例子可包括Jr^TeAl、添加Cu的Cu^^eAl、添加Ge的Ci^riTeAlGe或以Si 作為添加元素的CWrTeAlSiGe。此外，可包括采用Mg以代替Al的&TeMg。即使在選擇諸如鈦(Ti)、鉭(Ta)等另一過渡元素以替代鋯(Zr)作為形成金屬硫族化物層的金屬元素的情況下，仍可采用同樣的添加元素，并且離子源層的具體構(gòu)成材料可包括例如TaTeAlGe 等。此外，不僅可采用碲(Te)，還可使用硫(S)、硒( )、碘(I)等，且作為離子源層的具體構(gòu)成材料，還可包括&SA1、a^eAl或&IA1。而且，通過指定易于與包含在高電阻層中的碲(Te)反應(yīng)的金屬元素(M)作為用于形成金屬硫族化物層的金屬元素，在形成薄膜后對所謂的Te/離子源層(包含金屬元素 M)的層疊結(jié)構(gòu)進(jìn)行加熱，可獲得所謂的M · Te/離子源層的穩(wěn)定結(jié)構(gòu)。這里，例如可使用鋁 (Al)或鎂(Mg)作為易于與碲(Te)反應(yīng)的金屬元素(M)。高電阻層可用作導(dǎo)電性的阻擋層，當(dāng)在電極和導(dǎo)電材料層(或者布線)之間施加預(yù)定電壓時，高電阻層呈現(xiàn)出高于離子源層的電阻值。例如，高電阻層包括含有這樣的化合物的層，所述化合物主要由表現(xiàn)為陰離子成分的碲(Te)構(gòu)成。具體來說，這種化合物例如可以是AlTe、MgTe、aiTe等。在包含碲(Te)的化合物的成分中，例如，AlTe中鋁(Al)的含量優(yōu)選地大于或等于20% (原子)(20atOm% )且小于或等于60% (原子)(60atOm% )。 而且，高電阻層可包含諸如氧化鋁(Al2O3)的氧化物。此外，優(yōu)選地，高電阻層的初始電阻值等于或大于IMΩ，并且低電阻狀態(tài)下的電阻值等于或小于幾百kQ。S卩，本發(fā)明的實施方式的非易失性存儲元件通過改變高電阻層的電阻值來存儲信息。為了能以高速讀出小型化非易失性存儲元件的電阻狀態(tài)，優(yōu)選地，盡可能地減小低電阻狀態(tài)下的電阻值。然而，由于在 20口六 5(^4、2￥條件下寫入信息(數(shù)據(jù))時的電阻值為40k Ω IOOk Ω，因此，前提是非易失性存儲元件的初始電阻值高于上述電阻值。而且，考慮到一個數(shù)位范圍的電阻隔離寬度，可認(rèn)為上述電阻值是合適的。這里，如果假設(shè)將碲(Te)作為陰離子成分而以最大量包含在高電阻層中，則在高電阻層處于低電阻狀態(tài)時，使擴(kuò)散至高電阻層的金屬元素穩(wěn)定，并且易于保持低電阻狀態(tài)。 另一方面，由于與氧化物或硅化合物相比，碲(Te)與金屬元素之間形成有弱鍵，于是擴(kuò)散入高電阻層中的金屬元素易于移動至離子源層，從而改善擦除特性。即，改善了低電阻狀態(tài)下寫入數(shù)據(jù)的保持特性，于是，可實現(xiàn)在數(shù)據(jù)擦除期間的低電壓保持。而且，就大量的寫入 /擦除操作而言，可減小擦除狀態(tài)下的電阻值的波動。這時，一般來說，由于在硫?qū)倩衔镏?，電?fù)性的絕對值以碲<硒<硫<氧的順序變大，因而隨著高電阻層中的氧變低，并使用電負(fù)性低的硫族化物，改善效果得到強(qiáng)化。制成電極的材料例如可以為W(鎢)、WN(氮化鎢)、Cu (銅)、Al (鋁)、Mo (鉬)、 Au(金)、Pt (鉬)、Ti (鈦)、TiN(氮化鈦)、TiW(鎢鈦)、Mo (鉬)、Ta(鉭)以及硅化物。在電極由例如銅(Cu)等可在電場中發(fā)生離子導(dǎo)電的材料制成的情況下，電極表面可由例如鎢(W)、氮化鎢(WN)、氮化鈦(TiN)以及氮化鉭(TaN)等難以發(fā)生離子導(dǎo)電或熱擴(kuò)散的材料覆蓋。當(dāng)離子源層包含Al(鋁)時，電極的構(gòu)成材料的例子包括含有至少一種比Al (鋁) 難電離的材料的金屬膜，例如，含有選自Cr(鉻)、W(鎢)、Co (鈷)、Si (硅)、Au(金)、 Pd(鈀)、Mo(鉬)、Ir(銥)以及Ti(鈦)中的至少一種的金屬薄膜，或上述元素的氧化物膜或氮化物膜。導(dǎo)電材料層(或布線)可由包含與電極相同的導(dǎo)電材料的公知導(dǎo)電材料制成?；蛘?，可使用包括由Cr或Ti等制成的下層及其上形成的Cu層、Au層或Pt層的層疊結(jié)構(gòu)。而且，導(dǎo)電材料層可構(gòu)造為具有由Ta等制成的單層或由Cu、Ti等制成的多層結(jié)構(gòu)。 例如，可使用諸如濺射法等PVD方法和CVD方法形成電極和導(dǎo)電材料層(或布線)。當(dāng)存儲(寫入)信息時，將“正方向”(例如，高電阻層為負(fù)電位，而離子源層側(cè)為正電位)的電壓脈沖施加于初始狀態(tài)(高電阻狀態(tài))下的非易失性存儲元件。結(jié)果，使離子源層中包含的金屬元素電離而擴(kuò)散入高電阻層中，離子與電極中的電子結(jié)合而析出，或者離子保持在高電阻層中而形成雜質(zhì)能級。因此，在信息存儲層中，更具體地在高電阻層中， 形成包含金屬元素的導(dǎo)電路徑，于是減小了信息存儲層的電阻(信息存儲狀態(tài))。隨后，即使在停止對非易失性存儲元件施加電壓的情況下，信息存儲層仍保持在低電阻狀態(tài)。于是， 寫入并保持了信息。當(dāng)使用只能寫入一次的存儲元件、即所謂的PROM(可編程只讀存儲器) 時，通過該信息記錄過程完成信息的記錄。當(dāng)應(yīng)用能多次重寫信息的存儲元件、即RAM(隨機(jī)存取存儲器)或EEPROM時，重寫過程是必需的。在重寫信息的情況下，將“負(fù)方向”(例如，高電阻層為正電位，而離子源層側(cè)為負(fù)電位)的電壓脈沖施加于低電阻狀態(tài)下的非易失性存儲元件。結(jié)果，使在電極中析出的金屬元素電離并融入離子源層中。于是，包含金屬元素的導(dǎo)電路徑消失，并且信息存儲層的電阻增大(初始狀態(tài)或擦除狀態(tài))。隨后，即使當(dāng)停止對非易失性存儲元件施加電壓時，信息存儲層仍保持在高電阻狀態(tài)。于是，擦除了已寫入的信息。通過重復(fù)該過程，可對非易失性存儲元件重復(fù)進(jìn)行信息寫入以及對已寫入的信息的擦除。在讀出非易失性存儲元件中存儲的信息時，例如，施加“正方向”(例如，高電阻層為負(fù)電位，而離子源側(cè)為正電位)的電壓，但該值低于在存儲(寫入)信息時所施加的電壓值。例如，通過使高電阻狀態(tài)和低電阻狀態(tài)分別對應(yīng)于信息“0”和信息“ 1 ”，在信息寫入過程中信息由“0”跳變?yōu)椤?1 ”，而在信息擦除過程中信息由“ 1”跳變?yōu)椤?”。這種情況下， 用于低電阻狀態(tài)的操作和用于高電阻狀態(tài)的操作分別對應(yīng)于寫入操作和擦除操作。然而， 可以使與上述狀態(tài)相反的各個電阻狀態(tài)對應(yīng)于擦除操作和寫入操作。在由硫族化物材料制成電阻變化層的情況下，該硫族化物材料可以為諸如 GeSbTe, S^e或feiSr^e等的金屬與％或Te的化合物。而且，在由具備巨電致電阻效應(yīng) (CER效應(yīng))的材料制成電阻變化層的情況下，相關(guān)材料可以是三元鈣鈦礦相型過渡金屬氧化物(PrCaMnO3 或 SrTiO3)，或二元過渡金屬氧化物(CoO、NiO, CuO、TiO2 或!^e3O4)。此外，非易失性存儲元件可由具有磁阻效應(yīng)的非易失性磁存儲元件形成。具體來說，這種非易失性存儲元件可以是電流磁場反轉(zhuǎn)型隧道磁阻效應(yīng)元件(MRAM)或通過自旋注入而進(jìn)行反磁化的自旋注入型磁阻效應(yīng)元件(自旋SRAM)。后者包括面內(nèi)磁化和垂直磁化。另外，在電極下方布置有由場效應(yīng)晶體管(FET)構(gòu)成的選擇晶體管。例如，可將用作位線的導(dǎo)電材料層(或布線)所延伸的方向設(shè)定為與場效應(yīng)晶體管的柵極延伸的方向垂直，然而所述方向不限于這種設(shè)定。沿導(dǎo)電材料層(或布線)的延伸方向的投影圖像可設(shè)定為平行于沿場效應(yīng)晶體管柵極的延伸方向的投影圖像。一些情況下，選擇晶體管不是必
10需的。當(dāng)由場效應(yīng)晶體管構(gòu)成的選擇晶體管以這種方式另外布置在電極下方時，更具體的配置包括形成于半導(dǎo)體基板上的選擇晶體管、覆蓋選擇晶體管的第一絕緣層、以及與選擇晶體管電連接的電極或者經(jīng)由第一絕緣層中布置的接觸孔(或接觸孔、接點焊盤以及下層布線)而與選擇晶體管電連接的電極，然而，本發(fā)明不局限于上述具體配置。例如，選擇晶體管可由已知的MIS型FET或MOS型FET構(gòu)成。用于將電極和選擇晶體管電連接的連接孔可由摻有雜質(zhì)的多晶硅以及諸如鎢、1^仏？(1、01、111、11爾、15士2、 MoSi2等高熔點金屬或金屬硅化物制成，并且可基于CVD方法或諸如濺射法等PVD方法而形成。第一絕緣層、第二絕緣層以及第三絕緣層的構(gòu)成材料的例子包括氧化硅(SiO2)、氮化硅 (SiN)、SiON, SOG、NSG、BPSG、PSG、BSG 以及 LT0。[實施例1]實施例1提供了本發(fā)明的實施方式1的非易失性存儲元件組及其制造方法。圖 1A、圖IB和圖IC分別表示實施例1的非易失性存儲元件組的示意性部分截面圖、部分平面圖和示意性部分截面圖。圖IA所示的示意性部分截面圖為沿圖IB的箭頭A-A截取的部分截面圖，而圖IC所示的示意性部分截面圖為沿圖IB的箭頭C-C截取的部分截面圖。圖2 表示構(gòu)成實施例1的非易失性存儲元件組的非易失性存儲元件的示意性部分截面圖，圖3A 概念性地表示了實施例1的非易失性存儲元件，而圖3B表示一個非易失性存儲元件的等效電路圖。在圖1B、圖4B、圖5B、圖7B和圖9B中，對信息存儲層等標(biāo)以陰影線以使構(gòu)成部件清楚。實施例1的非易失性存儲元件組包括(A)第一絕緣層21 ； (B)第二絕緣層22，其具有第一凹部M以及與第一凹部M連通的第二凹部25，第二凹部25的寬度大于第一凹部 24的寬度，并且第二絕緣層22布置于第一絕緣層21上；(C)多個電極(下部電極)31，其布置在第一絕緣層21中，并且電極31的頂面從第一凹部M的底面露出；(D)信息存儲層 40，其形成于第一凹部M和第二凹部25的側(cè)壁和底面上；以及(E)導(dǎo)電材料層32，其填充于由第二凹部25內(nèi)的信息存儲層40圍成的空間27中。在實施例1中，設(shè)置了 N個電極31 (其中，在圖示的例子中N = 2，但N不限于所述數(shù)值)，由電極31、信息存儲層40以及導(dǎo)電材料層32構(gòu)成非易失性存儲元件，并且N個非易失性存儲元件構(gòu)成了非易失性存儲元件組。在N個非易失性存儲元件中，信息存儲層40 和導(dǎo)電材料層32是共用的。以虛線表示非易失性存儲元件的邊界和非易失性存儲元件組的邊界。在實施例1中，信息存儲層40包括電阻變化層，該電阻變化層通過電阻的變化來存儲信息。即，實施例1的非易失性存儲元件為電阻變化型非易失性存儲元件。電阻變化層包括含有金屬的離子導(dǎo)體。更具體地，電阻變化層為具有高電阻層41和離子源層42的層疊結(jié)構(gòu)。高電阻層41與電極31接觸。在實施例1中，在第二絕緣層22中布置有將各個相鄰的非易失性存儲元件組的第二凹部25彼此連接的凹部連接部26。在凹部連接部沈的側(cè)壁和底面上形成有信息存儲層延伸部40A。在凹部連接部沈內(nèi)由信息存儲層延伸部40A圍成的空間觀中，填有導(dǎo)電材料層延伸部32A。由第二凹部25所填充的導(dǎo)電材料層32和凹部連接部沈中所填充的導(dǎo)電材料層延伸部32A形成布線(位線)33。在電極31下方布置有由場效應(yīng)晶體管構(gòu)成的選擇晶體管TR。布線(位線)33延伸的方向與場效應(yīng)晶體管的柵極12(用作所謂的字線)延伸的方向垂直。具體來說，在硅半導(dǎo)體基板10的由隔離區(qū)11圍繞的部分中形成有選擇晶體管TR，并且以第一絕緣層21覆蓋選擇晶體管TR。一個源極/漏極區(qū)14B由鎢插頭形成，并經(jīng)由還用作接觸孔的電極31而連接于信息存儲層40。另一源極/漏極區(qū)14A經(jīng)由鎢插頭15連接于感測線16。在圖中， 附圖標(biāo)記13代表柵極絕緣膜。離子源層42由導(dǎo)電或半導(dǎo)電薄膜(例如，由GeSbTe、GeTe, GeSe, GeS、SiGeTe或 SiGeSbTe形成的薄膜的層疊結(jié)構(gòu)，或者所述薄膜與由例如Ag、Ag合金、Cu、Cu合金、Si或Si 合金形成的薄膜的層疊結(jié)構(gòu))形成，所述導(dǎo)電或半導(dǎo)電薄膜包含選自Cujg和Si中的至少一種元素(原子)以及選自Te、S和％中的至少一種元素(硫族元素)(原子)。高電阻層41可由金屬材料、稀土元素、其氧化物或氮化物或混合物、或者半導(dǎo)體材料制成。在實施例1中，離子源層42具體地包含Cu和Te，并更具體地由CuaiTeAlGe制成，而高電阻層41 由氧化釓(GdOx)制成。這里，Cu、Ag和Si為當(dāng)變?yōu)殛栯x子時可易于在離子源層42或高電阻層41中移動的元素(原子)。另一方面，Te、S*k為當(dāng)電流在信息存儲層40中流動時可使離子源層42的電阻值低于高電阻層41的電阻值的元素(原子)。在離子源層42中， 當(dāng)使用Cu等作為變?yōu)殛栯x子的元素而使用Te等作為硫族元素(原子)，并使電流在信息存儲層40中流動時，離子源層42的電阻值可設(shè)定為低于高電阻層41的電阻值，并且電阻值大幅變化的部分可局限于離子源層42，從而提高存儲操作的穩(wěn)定性。離子源層42可具有兩層或多層的層疊結(jié)構(gòu)。例如，當(dāng)離子源層包括兩層時，可使用這樣的兩層結(jié)構(gòu)，所述的兩層為含有Cu、Ag和Si中的至少一種金屬元素(原子)的薄層以及含有Te、S* %中的至少一種硫族元素(原子)的導(dǎo)電或半導(dǎo)電薄膜?？拷唠娮鑼拥谋∧た捎珊薪饘僭?原子)的薄層構(gòu)成?；蛘?，當(dāng)信息存儲層40為具有高電阻層41和離子源層42的層疊結(jié)構(gòu)時，高電阻層41大多數(shù)情況下可包含碲(Te)作為陰離子成分，而離子源層42包含至少一種金屬元素以作為可電離為陽離子的元素，并且包含碲(Te)、硫⑶和硒(Se)中的至少一種元素(硫族元素)(原子)以作為可電離為陰離子的元素。具體來說，高電阻層41可由AlTe制成， 而離子源層42可由CuTeZrAlGe制成。在實施例1的非易失性存儲元件中，當(dāng)在電極31和導(dǎo)電材料層32之間施加電壓時，電極31或?qū)щ姴牧蠈?2中包含的金屬原子作為離子擴(kuò)散至離子源層42中，并且離子源層42的諸如電阻值或電容值等電氣特性發(fā)生變化。因此，可利用電氣特性的變化來呈現(xiàn)存儲功能?；蛘撸x子源層42中的金屬原子被電離，并且離子擴(kuò)散至高電阻層41中并在負(fù)電極處與電子結(jié)合從而析出，或者離子擴(kuò)散至高電阻層41中并保持在該層中。結(jié)果，在高電阻層41中形成包含大量金屬原子的電流路徑，或者在高電阻層41中形成由金屬原子引起的多個缺陷，從而減小了高電阻層41的電阻值。這時，離子源層42的電阻值最初低于存儲信息(數(shù)據(jù))前的高電阻層41的電阻值。于是，通過減小高電阻層41的電阻值，存儲元件的總電阻值也減小，從而呈現(xiàn)存儲功能。下面，更詳細(xì)地說明實施例1的非易失性存儲元件的操作。[信息的寫入]當(dāng)將正電位(陽電位)施加給導(dǎo)電材料層32而將負(fù)電位(陰電位)或零電位施加給電極31時，離子源層42中的金屬離子被電離，并且所述離子擴(kuò)散至高電阻層41中，并在
12電極處與電子結(jié)合從而析出，或者所述離子擴(kuò)散至高電阻層41中并保持在該層中。結(jié)果， 在高電阻層41中形成包含大量金屬原子的電流路徑，或者在高電阻層41中形成由金屬原子引起的多個缺陷，從而減小了高電阻層41的電阻值。這時，離子源層42的電阻值最初低于存儲信息(數(shù)據(jù))前的高電阻層41的電阻值。于是，通過減小高電阻層41的電阻值，存儲元件的總電阻值也減小。即，非易失性存儲元件導(dǎo)通(變?yōu)殡娺B通狀態(tài))。這時，非易失性存儲元件的總電阻為寫入電阻。隨后，當(dāng)停止對電極31和導(dǎo)電材料層32施加電壓且于是沒有電壓施加于非易失性存儲元件時，非易失性存儲元件的電阻值保持在較低狀態(tài)。以此記錄(寫入)信息(數(shù)據(jù))。[信息的擦除]當(dāng)將負(fù)電位施加于導(dǎo)電材料層32而將正電位或零電位施加于電極31時，構(gòu)成高電阻層41中所形成的電流路徑或者雜質(zhì)能級的金屬元素被電離，并且離子移動至高電阻層41中并返回離子源層42。結(jié)果，電流路徑或缺陷從高電阻層41中消失，于是高電阻層41 的電阻值升高。這時，由于離子源層42的電阻值最初低，故非易失性存儲元件的總電阻值隨著高電阻層41的電阻值的升高而升高。即，非易失性存儲元件截止(變?yōu)殡姅嚅_狀態(tài))。 這時，非易失性存儲元件的總電阻為擦除電阻。隨后，當(dāng)停止對電極31和導(dǎo)電材料層32施加電壓且于是沒有電壓施加給非易失性存儲元件時，非易失性存儲元件的電阻值保持在升高后的狀態(tài)。以此擦除所記錄的信息 (數(shù)據(jù))。通過重復(fù)進(jìn)行這些過程，可對非易失性存儲元件重復(fù)進(jìn)行信息的記錄(寫入)和對所記錄的信息的擦除。這時，例如，當(dāng)其中非易失性存儲元件的總電阻作為寫入電阻的狀態(tài)(低電阻狀態(tài))對應(yīng)于信息“1”，而其中非易失性存儲元件的總電阻作為擦除電阻的狀態(tài)(高電阻狀態(tài))對應(yīng)于信息“0”時，通過對導(dǎo)電材料層32施加正電位，可使非易失性存儲元件中存儲的信息由“(Γ跳變?yōu)椤?”，并且通過對導(dǎo)電材料層32施加負(fù)電位，可使非易失性存儲元件中存儲的信息由“1”跳變?yōu)椤?”。[信息的讀出]為讀出所寫入的信息，例如可將正電位施加給導(dǎo)電材料層32，而將負(fù)電位或零電位施加給電極31。這時，施加給導(dǎo)電材料層32的正電位值設(shè)定為低于當(dāng)寫入信息時施加給導(dǎo)電材料層32的正電位值。于是，可檢測非易失性存儲元件的電阻值并讀出非易失性存儲元件中存儲的信息。只要可讀出電阻值，正電位的施加對象不限于導(dǎo)電材料層32，而可以是電極31。這樣，在實施例1中，利用非易失性存儲元件進(jìn)行信息的記錄和擦除，該非易失性存儲元件具有在第一凹部M中層疊有高電阻層41和離子源層42的簡單結(jié)構(gòu)。于是，即便在使非易失性存儲元件小型化的情況下，仍可易于記錄并擦除信息。因為無需任何供電即可保持信息存儲層40的電阻值，故可長期存儲信息。由于信息存儲層40的電阻值不變且不必進(jìn)行閃存操作(flash operation)，故可降低功耗。下面，參照圖6A、圖6B、圖6C以及圖7A、圖7B、圖7C來說明實施例1的非易失性
存儲元件組的制造方法。實施例1的非易失性存儲元件組的制造方法是基于所謂的鑲嵌法。圖6A和圖7A為與沿圖IB的箭頭A-A截取的截面圖同樣的部分截面圖，圖6B和圖7B 為與圖IB同樣的部分平面圖，而圖6C和圖7C為與沿圖IB的箭頭C-C截取的截面圖同樣的部分截面圖。在圖中，未圖示位于電極31下方的非易失性存儲元件的部件(選擇晶體管 TR 等)。[步驟 100]首先，在第一絕緣層21中形成頂面與第一絕緣層21的頂面齊平的多個電極31。 具體來說，使用已知方法在硅半導(dǎo)體基板10中形成隔離區(qū)11，然后，在以隔離區(qū)11圍繞的硅半導(dǎo)體基板10的部分中形成包括柵極氧化物膜13、柵極12、源極/漏極區(qū)14A和14B的選擇晶體管TR。接下來，使用CVD方法形成第一絕緣層的下層21A，在源極/漏極區(qū)14A上方的第一絕緣層的下層21A的部分中形成鎢插頭15，并且在第一絕緣層的下層21A上形成感測線16。隨后，使用CVD方法在整個表面上形成第一絕緣層的上層21B，并且在源極/漏極區(qū)14B上方的第一絕緣層21的部分中形成由鎢插頭制成的電極31。這樣，可獲得覆蓋有由S^2制成的第一絕緣層21的選擇晶體管TR(參照圖2)。[步驟110]隨后，使用CVD方法在第一絕緣層21上形成由SiO2制成的第二絕緣層22。在第二絕緣層22中，使用光刻技術(shù)和蝕刻技術(shù)形成第一凹部M以及與第一凹部M連通的第二凹部25，所述電極從第一凹部M的底面露出，并且第二凹部25的寬度大于第一凹部M的寬度。在實施例1中，在第二絕緣層22中還形成用于連接各個相鄰的非易失性存儲元件組的第二凹部25的凹部連接部沈。這樣，可實現(xiàn)圖6A、圖6B和圖6C中所示的狀態(tài)。通過使電極31的頂面氧化非常小的厚度，例如可使用400°C的加熱處理，使形成第一凹部M時在電極31的頂面中發(fā)生的損傷得到恢復(fù)。[步驟 120]在第二絕緣層22的頂面上以及第一凹部M和第二凹部25的側(cè)壁和底面上形成信息存儲層40。在實施例1中，還在凹部連接部沈的側(cè)壁和底面上形成信息存儲層延伸部 40A。具體來說，使用濺射法依次形成由氧化釓(GdOx)制成的厚度為3nm的高電阻層41以及包含Cu和Te的厚度為IOnm的離子源層42。這樣，可實現(xiàn)圖7A、圖7B和圖7C中所示的狀態(tài)。第一凹部M的寬度小于第二凹部25和凹部連接部沈的寬度。通過恰當(dāng)?shù)卦O(shè)計第一凹部對、第二凹部25以及凹部連接部沈的深度和寬度，使第一凹部M埋入信息存儲層 40中，信息存儲層40和信息存儲層延伸部40A形成在第二凹部25和凹部連接部沈的側(cè)壁和底面上，在第二凹部25中形成由信息存儲層40圍成的空間27，并且在凹部連接部沈中形成由信息存儲層延伸部40A圍成的空間觀。[步驟 130]接下來，使用濺射法在整個表面上形成由鎢(W)和鈦(Ti)制成的導(dǎo)電材料層32。 這時，還形成導(dǎo)電材料層延伸部32A。[步驟 140]然后，例如使用化學(xué)/機(jī)械研磨法(CMP法)，去除第二絕緣層22頂面上的導(dǎo)電材料層32和信息存儲層40 (以及導(dǎo)電材料層延伸部32A和信息存儲層延伸部40A)。這樣，可基于鑲嵌法而獲得其中埋有信息存儲層40的第一凹部M以及其中埋有信息存儲層40和導(dǎo)電材料層32的第二凹部25 (參照圖1A、圖IB和圖1C)。還可獲得其中埋有信息存儲層
14延伸部40A和導(dǎo)電材料層延伸部32A的凹部連接部沈?？色@得由第二凹部25中所填充的導(dǎo)電材料層32和凹部連接部沈所填充的導(dǎo)電材料層延伸部32A構(gòu)成的布線33。在實施例1中，非易失性存儲元件組具有所謂的鑲嵌結(jié)構(gòu)。于是，因為不需使用蝕刻法以使信息存儲層圖形化，故可避免由于圖形化而對信息存儲層造成的損傷。由于元件結(jié)構(gòu)形成在凹部中，故可避免膜的剝落并簡化制造工藝。因為位線33不是形成為與非易失性存儲元件直接接觸，故位線33的形成不會對非易失性存儲元件造成不利影響。因為非易失性存儲元件的寬度小，故可提高布局上的自由度。[實施例2]實施例2是實施例1的變型。在實施例2中，非易失性存儲元件由相變存儲元件 (PRAM)構(gòu)成。即，在實施例2中，電阻變化層由硫族化物材料制成。構(gòu)成作為存儲部的信息存儲層(電阻變化層)的相變材料在非晶態(tài)和晶態(tài)之間的電阻變化幾個數(shù)位，從而使非易失性存儲元件工作。具體來說，當(dāng)使脈沖狀大電流(例如，20納秒，200 μ A)在短時間內(nèi)流入存儲部中并使生成物迅速冷卻時，構(gòu)成電阻變化層的相變材料變?yōu)榉蔷B(tài)并呈現(xiàn)高電阻。另一方面，當(dāng)使脈沖狀小電流(例如，100納秒，100 μ Α)在相對長的時間內(nèi)流入電阻變化層中并使生成物緩慢冷卻時，構(gòu)成電阻變化層的相變材料變?yōu)榫B(tài)并呈現(xiàn)低電阻。電阻變化層可由硫族化物材料制成，該硫族化物材料包括諸如GeSbTe、ZnSe和 GaSnTe的金屬與％或Te的化合物。或者，電阻變化層可由具巨電致電阻效應(yīng)(CER效應(yīng)) 的材料制成，該材料例如為三元鈣鈦礦型過渡金屬氧化物(諸如I^rCaMnO3和SrTiO3)和二元過渡金屬氧化物(諸如CoO、NiO, CuO、TiO2以及!^e3O4)。例如，當(dāng)電阻變化層由T^2制成并進(jìn)行首先對非易失性存儲元件施加大電壓的 “形成”過程時，在電阻變化層中局部地形成具有低電阻的多個電流路徑(絲)。在“復(fù)位” 過程中，絲的陽極(正電壓施加側(cè))通過所施加的電壓而氧化，并且電阻值上升為高電阻狀態(tài)。結(jié)果，非易失性存儲元件的總電阻值升高。即，非易失性存儲元件截止(變?yōu)殡姅嚅_狀態(tài))。這時，非易失性存儲元件的總電阻為擦除電阻。在“設(shè)置”過程中，絲的陽極被焦耳熱還原，并且該陽極的電阻值再次下降為低電阻狀態(tài)。結(jié)果，非易失性存儲元件的總電阻值下降。即，非易失性存儲元件導(dǎo)通(變?yōu)殡娺B通狀態(tài))。這時，非易失性存儲元件的總電阻為寫入電阻。通過重復(fù)這些過程，可對非易失性存儲元件重復(fù)進(jìn)行信息的記錄(寫入)以及對所記錄的信息的擦除。[實施例3]實施例3為實施例1的變型。在圖4A和圖4B中分別表示了實施例3的非易失性存儲元件組的示意性部分截面圖和部分平面圖。圖4A中所示的示意性部分截面圖為沿圖 4B的箭頭A-A截取的部分截面圖，而沿圖4B的箭頭C-C截取的示意性部分截面圖與圖IC 所示的相同。在圖4B的部分平面圖中，去除了第三絕緣層、接觸插頭以及布線，而圖示了信息存儲層40和導(dǎo)電材料層32。構(gòu)成實施例3的非易失性存儲元件組的非易失性存儲元件的示意性部分截面圖與圖2所示的相同，且該非易失性存儲元件的概念圖和等效電路圖與圖3A和圖:3B所示的相同。在實施例3中，在整個表面上形成有第三絕緣層23，并且在第三絕緣層23上形成有經(jīng)由接觸插頭35而連接于導(dǎo)電材料層32的布線34。下面，說明實施例3的非易失性存儲元件組的制造方法。
[步驟 300]首先，執(zhí)行實施例1中的步驟100 140。然而，不同于實施例1，不必形成凹部連接部沈、導(dǎo)電材料層延伸部32A以及信息存儲層延伸部40A。這樣，可實現(xiàn)圖4B中所示的結(jié)構(gòu)。[步驟 310]使用CVD方法，在整個表面上形成由SW2制成的第三絕緣層23。接下來，使用光刻技術(shù)和蝕刻技術(shù)在導(dǎo)電材料層32上方的第三絕緣層23中形成開口，使用濺射法在包括開口的整個表面上形成布線材料層，并通過利用光刻技術(shù)和蝕刻技術(shù)使布線材料層圖形化， 而在第三絕緣層23上形成經(jīng)由接觸插頭35而連接于導(dǎo)電材料層32的布線34。在實施例3中，因為以這種方法在導(dǎo)電材料層32上形成接觸插頭35，故可防止接觸插頭35凸出，并可減小接觸電阻。[實施例4]實施例4提供了本發(fā)明的實施方式2的非易失性存儲元件組及其制造方法以及本發(fā)明的該實施方式的非易失性存儲元件及其制造方法。在圖5A、圖5B和圖5C中分別表示了實施例4的非易失性存儲元件組的示意性部分截面圖、部分平面圖以及示意性部分截面圖。圖5A中所示的示意性部分截面圖為沿圖5B的箭頭A-A截取的部分截面圖，而圖5C中所示的示意性部分截面圖為沿圖5B的箭頭C-C截取的部分截面圖。構(gòu)成實施例4的非易失性存儲元件組的非易失性存儲元件的示意性部分截面圖與圖2所示的相同，且該非易失性存儲元件的概念圖和等效電路圖與圖3A和圖:3B所示的相同。實施例4的非易失性存儲元件組包括(A)第一絕緣層21 ； (B)第二絕緣層22，其具有凹部54，并且第二絕緣層22布置于第一絕緣層21上；(C)多個電極(下部電極)31， 它們布置于第一絕緣層21中，并且多個電極31的頂面從凹部M的底面露出；(D)信息存儲層40，其形成于凹部M的側(cè)壁和底面上；以及(E)布線36，其包括填充在由凹部M內(nèi)的信息存儲層40圍成的空間57中的導(dǎo)電材料層32。在實施例4中，設(shè)置了 N(例如N = 128)個電極31，由電極31、信息存儲層40和導(dǎo)電材料層32構(gòu)成非易失性存儲元件，并且由N個非易失性存儲元件構(gòu)成非易失性存儲元件組。在N個非易失性存儲元件中，信息存儲層40和導(dǎo)電材料層32是共用的。實施例4的非易失性存儲元件包括(A)第一絕緣層21 ； (B)第二絕緣層22，其具有凹部54，并且第二絕緣層22布置于第一絕緣層21上；(C)電極31，其布置于第一絕緣層 21中，并且電極31的頂面從凹部M的底面露出；(D)信息存儲層40，其形成于凹部M的側(cè)壁和底面上；以及(E)導(dǎo)電材料層32，其填充在由凹部M內(nèi)的信息存儲層40圍成的空間57中。因為實施例4的非易失性存儲元件組或非易失性存儲元件的構(gòu)成部件與實施例1 的非易失性存儲元件組和非易失性存儲元件的構(gòu)成部件基本上相同，故省略了詳細(xì)說明。下面，參照圖8A、圖8B、圖8C以及圖9A、圖9B、圖9C來說明實施例4的非易失性存儲元件組和非易失性存儲元件的制造方法。實施例4的非易失性存儲元件組的制造方法是基于所謂的鑲嵌法。圖8A和圖9A為與沿圖5B的箭頭A-A截取的截面圖同樣的部分截面圖，圖8B和圖9B為與圖5B同樣的部分平面圖，而圖8C和圖9C為與沿圖5B的箭頭C-C 截取的截面圖同樣的部分截面圖。在圖中，未圖示非易失性存儲元件的位于電極31下方的部件(選擇晶體管TR等)。[步驟 400]首先，基本上類似于實施例1中的步驟100，在第一絕緣層21中形成其頂面與第一絕緣層21的頂面齊平的(多個)電極31。[步驟 410]接下來，基本上類似于實施例1中的步驟110，使用CVD方法在第一絕緣層21上形成由SiN制成的第二絕緣層22，并且在第二絕緣層22中形成凹部M，其中電極31從凹部 54的底面露出。這樣，可實現(xiàn)圖8A、圖8B和圖8C中所示的狀態(tài)。[步驟4加]基本上類似于實施例1中的步驟120，在第二絕緣層22的頂面上以及凹部M的側(cè)壁和底面上形成信息存儲層40。這樣，可實現(xiàn)圖9A、圖9B和圖9C所示的狀態(tài)。通過恰當(dāng)?shù)卦O(shè)計凹部M的深度和寬度，在凹部M的側(cè)壁和底面上形成信息存儲層40，并且在凹部 54中形成由信息存儲層40圍成的空間57。[步驟4；30]接下來，基本上類似于實施例1中的步驟130，使用濺射法在整個表面上形成導(dǎo)電材料層32。[步驟 440]然后，基本上類似于實施例1中的步驟140，例如使用化學(xué)/機(jī)械研磨法(CMP法)， 去除第二絕緣層22頂面上的導(dǎo)電材料層32和信息存儲層40。這樣，可使用鑲嵌法而獲得其中埋有信息存儲層40和導(dǎo)電材料層32的凹部54 (參照圖5A、圖5B和圖5C)?？色@得填充在凹部M內(nèi)的由信息存儲層40圍成的空間57中的導(dǎo)電材料層32，并獲得包括導(dǎo)電材料層32的布線36。在實施例4中，非易失性存儲元件組具有所謂的鑲嵌結(jié)構(gòu)。于是，因為不必利用蝕刻法以使信息存儲層圖形化，故可避免由于圖形化而對信息存儲層造成的損傷。由于元件結(jié)構(gòu)形成在凹部中，故可避免膜的剝落。此外，可簡化制造工藝。在一些情況下，類似于實施例3，可在整個表面上形成第三絕緣層，并且在第三絕緣層上可進(jìn)一步形成經(jīng)由接觸插頭而連接于導(dǎo)電材料層32的布線。這種情況下，除了未設(shè)置電極31外，在非易失性存儲元件組的一端可布置有與非易失性存儲元件具有相同配置和構(gòu)造的連接部，并且在連接部上可布置接觸插頭。這樣，可防止當(dāng)在導(dǎo)電材料層上形成接觸插頭時接觸插頭35凸出，并可減小接觸電阻。盡管參照優(yōu)選的實施例描述了本發(fā)明，然而本發(fā)明不限于這些實施例。實施例中所描述的非易失性存儲元件組和非易失性存儲元件的配置和構(gòu)造、各種層疊結(jié)構(gòu)以及所使用的材料等僅為示例，并且可適當(dāng)?shù)刈兏７且资源鎯υ男畔⒋鎯涌捎善渲幸来螌盈B有第一磁性材料層、隧道絕緣膜以及第二磁性材料層的層疊結(jié)構(gòu)構(gòu)成，并且該信息存儲層可通過由于其磁化反轉(zhuǎn)狀態(tài)而造成的電阻的變化來存儲信息。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)明白，在不脫離所附權(quán)利要求及其等同物的范圍內(nèi)，取決于設(shè)計需要和其它因素可出現(xiàn)各種變化、組合、子組合和替代。
權(quán)利要求
1.一種非易失性存儲元件組，其包括(A)第一絕緣層；(B)第二絕緣層，其具有第一凹部以及與所述第一凹部連通的第二凹部，所述第二凹部的寬度大于所述第一凹部的寬度，并且所述第二絕緣層布置于所述第一絕緣層上；(C)多個電極，它們布置于所述第一絕緣層中，并且所述多個電極的頂面從所述第一凹部的底面露出；(D)信息存儲層，其形成于所述第一凹部和所述第二凹部的側(cè)壁和底面上；以及(E)導(dǎo)電材料層，其填充在由所述第二凹部中的所述信息存儲層圍成的空間中。
2.如權(quán)利要求1所述的非易失性存儲元件組，其中，所述電極的數(shù)目為N，由所述電極、 所述信息存儲層以及所述導(dǎo)電材料層形成非易失性存儲元件，并且所述非易失性存儲元件組包括N個所述非易失性存儲元件。
3.如權(quán)利要求1所述的非易失性存儲元件組，其中，在整個表面上形成有第三絕緣層， 并且，在所述第三絕緣層上形成有經(jīng)由接觸插頭而連接于所述導(dǎo)電材料層的布線。
4.如權(quán)利要求1所述的非易失性存儲元件組，其中，在所述第二絕緣層中布置有使相鄰的所述非易失性存儲元件組的所述第二凹部彼此連接的凹部連接部，在所述凹部連接部的側(cè)壁和底面上形成有信息存儲層延伸部，在由所述凹部連接部中的所述信息存儲層延伸部圍成的空間中填有導(dǎo)電材料層延伸部，并且由填充在所述第二凹部中的所述導(dǎo)電材料層和填充在所述凹部連接部中的所述導(dǎo)電材料層延伸部構(gòu)成布線。
5.一種非易失性存儲元件組，其包括(A)第一絕緣層；(B)第二絕緣層，其具有凹部并布置于所述第一絕緣層上；(C)多個電極，它們布置于所述第一絕緣層上，并且所述多個電極的頂面從所述凹部的底面露出；(D)信息存儲層，其形成于所述凹部的側(cè)壁和底面上；以及(E)由導(dǎo)電材料層形成的布線，所述導(dǎo)電材料層填充在由所述凹部中的所述信息存儲層圍成的空間中。
6.如權(quán)利要求5所述的非易失性存儲元件組，其中，所述電極的數(shù)目為N，由所述電極、 所述信息存儲層以及所述布線形成非易失性存儲元件，并且所述非易失性存儲元件組包括 N個所述非易失性存儲元件。
7.如權(quán)利要求1至6中任一項所述的非易失性存儲元件組，其中，所述信息存儲層包括通過電阻的變化來存儲信息的電阻變化層。
8.如權(quán)利要求7所述的非易失性存儲元件組，其中，所述電阻變化層為具有高電阻層和離子源層的層疊結(jié)構(gòu)。
9.如權(quán)利要求8所述的非易失性存儲元件組，其中，所述離子源層包含選自碲、硫和硒中的至少一種元素以及選自銅、鋯和鋁中的至少一種元素，并且通過當(dāng)向存儲元件施加預(yù)定電壓時使所述選自銅、鋯和鋁中的至少一種元素擴(kuò)散至所述高電阻層中，從而使所述高電阻層的電阻降低。
10.一種非易失性存儲元件，其包括(A)第一絕緣層；(B)第二絕緣層，其具有凹部并布置于所述第一絕緣層上；(C)電極，其布置于所述第一絕緣層中，并且所述電極的頂面從所述凹部的底面露出；(D)信息存儲層，其形成于所述凹部的側(cè)壁和底面上；以及(E)導(dǎo)電材料層，其填充在由所述凹部中的所述信息存儲層圍成的空間中。
11.如權(quán)利要求10所述的非易失性存儲元件，其中，所述信息存儲層包括通過電阻的變化來存儲信息的電阻變化層。
12.如權(quán)利要求11所述的非易失性存儲元件，其中，所述電阻變化層為具有高電阻層和離子源層的層疊結(jié)構(gòu)。
13.一種非易失性存儲元件組的制造方法，該方法包括(a)在第一絕緣層中形成多個電極，所述多個電極的頂面與所述第一絕緣層的頂面齊平；(b)在所述第一絕緣層上形成第二絕緣層，然后在所述第二絕緣層中形成第一凹部以及第二凹部，使所述電極從所述第一凹部的底面露出，所述第二凹部與所述第一凹部連通， 且所述第二凹部的寬度大于所述第一凹部的寬度；(c)在所述第二絕緣層的頂面上以及所述第一凹部和所述第二凹部的側(cè)壁和底面上形成信息存儲層；(d)在整個表面上形成導(dǎo)電材料層；并且(e)去除所述第二絕緣層的頂面上的所述導(dǎo)電材料層和所述信息存儲層，以獲得所述第一凹部以及所述第二凹部，所述第一凹部中埋有所述信息存儲層，所述第二凹部中埋有所述信息存儲層和所述導(dǎo)電材料層。
14.如權(quán)利要求13所述的方法，其中，所述電極的數(shù)目為N，由所述電極、所述信息存儲層以及所述導(dǎo)電材料層構(gòu)成非易失性存儲元件，并且，所述非易失性存儲元件組包括N個所述非易失性存儲元件。
15.如權(quán)利要求13或14所述的方法，還包括 接著步驟(e)，在整個表面上形成第三絕緣層；之后在所述第三絕緣層上形成經(jīng)由接觸插頭而連接于所述導(dǎo)電材料層的布線。
16.如權(quán)利要求13或14所述的方法，其中，在步驟(b)中，在所述第二絕緣層中形成將相鄰的所述非易失性存儲元件組中的所述第二凹部彼此連接的凹部連接部；在步驟(c)中，在所述凹部連接部的側(cè)壁和底面上形成信息存儲層延伸部； 在步驟(e)中，去除所述第二絕緣層的頂面上的所述導(dǎo)電材料層和所述信息存儲層， 以獲得所述埋有所述信息存儲層的第一凹部、所述埋有所述信息存儲層和所述導(dǎo)電材料層的第二凹部以及埋有所述信息存儲層延伸部和所述導(dǎo)電材料層延伸部的所述凹部連接部， 并且由所述第二凹部和所述凹部連接部中填充的所述導(dǎo)電材料層和所述導(dǎo)電材料層延伸部形成布線。
17.一種非易失性存儲元件組的制造方法，該方法包括(a)在第一絕緣層中形成多個電極，所述多個電極的頂面與所述第一絕緣層的頂面齊平；(b)在所述第一絕緣層上形成第二絕緣層，然后在所述第二絕緣層中形成凹部，使所述電極從所述凹部的底面露出；(C)在所述第二絕緣層的頂面上以及所述凹部的側(cè)壁和底面上形成信息存儲層；(d)在整個表面上形成導(dǎo)電材料層；并且(e)去除所述第二絕緣層的頂面上的所述導(dǎo)電材料層和所述信息存儲層，以獲得由在所述凹部中的所述信息存儲層圍成的空間中填充的所述導(dǎo)電材料層形成的布線。
18.如權(quán)利要求17所述的方法，其中，所述電極的數(shù)目為N，由所述電極、所述信息存儲層以及所述布線形成非易失性存儲元件，并且，所述非易失性存儲元件組包括N個所述非易失性存儲元件。
19.一種非易失性存儲元件的制造方法，該方法包括(a)在第一絕緣層中形成電極，該電極的頂面與所述第一絕緣層的頂面齊平；(b)在所述第一絕緣層上形成第二絕緣層，然后在所述第二絕緣層中形成凹部，使所述電極從所述凹部的底面露出；(c)在所述第二絕緣層的頂面上以及所述凹部的側(cè)壁和底面上形成信息存儲層；(d)在整個表面上形成導(dǎo)電材料層；并且(e)去除所述第二絕緣層的頂面上的所述導(dǎo)電材料層和所述信息存儲層，以獲得由所述凹部中的所述信息存儲層圍成的空間中填充的所述導(dǎo)電材料層。
全文摘要
本發(fā)明提供了非易失性存儲元件組、非易失性存儲元件及其制造方法，所述非易失性存儲元件組包括(A)第一絕緣層；(B)第二絕緣層，其具有第一凹部以及與第一凹部連通的第二凹部，且第二凹部的寬度大于第一凹部的寬度，并且第二絕緣層布置于第一絕緣層上；(C)多個電極，它們布置于第一絕緣層中，并且多個電極的頂面從第一凹部的底面露出；(D)信息存儲層，其形成于第一凹部和第二凹部的側(cè)壁和底面上；以及(E)導(dǎo)電材料層，其填充在由第二凹部中的信息存儲層圍成的空間中。本發(fā)明可避免由于圖形化而對信息存儲層造成損傷。此外，可避免膜的剝落。還可簡化制造工藝。
文檔編號H01L21/8247GK102446922SQ201110302109
公開日2012年5月9日 申請日期2011年10月8日 優(yōu)先權(quán)日2010年10月13日
發(fā)明者本田元就, 角野潤 申請人:索尼公司