專利名稱：半導體器件制造方法
技術領域：
本發(fā)明涉及一種半導體器件制造方法，特別是涉及一種降低傳統(tǒng)高摻雜源漏MOSFET接觸電阻的方法。
背景技術：
IC集成度不斷增大需要器件尺寸持續(xù)按此例縮小，然而電器工作電壓有時維持不變，使得實際MOS器件內(nèi)電場強度不斷增大。高電場帶來一系列可靠性問題，使得器件性能退化。例如，MOSFET源漏區(qū)之間的寄生串聯(lián)電阻會使得等效工作電壓下降。

圖1所示為現(xiàn)有技術中重摻雜源漏上帶有金屬硅化物的M0SFET，其中，在襯底10上形成由柵介質(zhì)層21、柵電極22共同構(gòu)成的柵堆疊結(jié)構(gòu)20，以柵堆疊結(jié)構(gòu)20為掩模進行第一次源漏離子注入形成輕摻雜源漏區(qū)(LDD)或源漏擴展區(qū)31，然后在柵堆疊結(jié)構(gòu)20兩側(cè)形成有隔離側(cè)墻40，以隔離側(cè)墻400為掩模進行第二次源漏離子注入形成重摻雜源漏區(qū)32，然后通過自對準硅化物工 藝在隔離側(cè)墻40兩側(cè)的重摻雜源漏區(qū)32上形成金屬硅化物的源漏接觸50。值得注意的是，圖1以及后續(xù)附圖中，有時為了方便示意起見，僅顯示了體硅襯底上的各種結(jié)構(gòu)，但是本發(fā)明依然適用于SOI襯底。例如在圖4至圖8中STI隔離的左側(cè)顯示體襯底，右側(cè)顯示SOI襯底，其中兩者并非直接相連，僅為了方便示意目的。為了簡便明了起見，僅顯示了 MOSFET器件的左半邊結(jié)構(gòu)，其中源漏串聯(lián)寄生電阻Rsd如圖所示由四部分電阻串聯(lián)構(gòu)成，包括源漏擴展區(qū)31與柵堆疊20重疊部分的電阻Rot、源漏擴展區(qū)31的電阻Rext、源漏接觸50下方重摻雜源漏區(qū)32的電阻Rdp、源漏接觸50與重摻雜源漏區(qū)32之間的接觸電阻Resd，也即Rsd = Rc^+Rdp+Rd+IC。隨著技術節(jié)點持續(xù)推進，器件尺寸持續(xù)減小，這些電阻隨著器件尺寸縮小均會增大，而其中接觸電阻Resd尤為重要、起到了越來越重要的作用。例如在物理柵長小于53nm的器件中，接觸電阻Resd占整個源漏串聯(lián)寄生電阻Rsd的60%以上。如下表I所示，依照2010年技術路線圖，在未來十年時間內(nèi)，全耗盡SOI(FDSOI)器件所能允許的最大接觸電阻將達到IO-9Q-Cm2的量級，這給器件設計和制造帶來了極大的挑戰(zhàn)。表I
權(quán)利要求
1.一種半導體器件的制造方法，包括: 在襯底上形成柵極堆疊結(jié)構(gòu)； 在柵極堆疊結(jié)構(gòu)兩側(cè)形成源漏區(qū)和柵極側(cè)墻； 至少在源漏區(qū)上沉積鎳基金屬層； 執(zhí)行第一退火，使得源漏區(qū)中的硅與鎳基金屬層反應形成富鎳相金屬硅化物； 執(zhí)行離子注入，將摻雜離子注入富鎳相金屬硅化物中； 執(zhí)行第二退火，使得富鎳相金屬硅化物轉(zhuǎn)化為鎳基金屬硅化物，并同時在鎳基金屬硅化物與源漏區(qū)的界面處形成摻雜離子的分離凝結(jié)區(qū)。
2.如權(quán)利要求1的半導體器件的制造方法，其中，襯底包括體硅、SO1、化合物半導體。
3.如權(quán)利要求1的半導體器件的制造方法，其中，鎳基金屬層包括N1、N1-Pt,N1-Co,N1-Pt-Co。
4.如權(quán)利要求1的半導體器件的制造方法，其中，鎳基金屬層的厚度為I至lOOnm。
5.如權(quán)利要求1的半導體器件的制造方法，其中，富鎳相金屬硅化物包括Ni2S1、Ni3S1、Ni2PtS1、Ni3PtS1、Ni2CoS1、Ni3CoS1、Ni3PtCoSi。
6.如權(quán)利要求1的半導體器件的制造方法，其中，第一退火在200至350°C溫度下進行10 至 300s。
7.如權(quán)利要求1的半導體器件的制造方法，其中，對于PMOS而言，摻雜離子包括B、A1、Ga、In及其組合，對于nMOS而言，摻雜離子包括N、P、As、O、S、Se、Te、F、Cl及其組合。
8.如權(quán)利要求1的半導體器件的制造方法，其中，第二退火的溫度為450至850°C。
9.如權(quán)利要求1的半導體器件的制造方法，其中，鎳基金屬硅化物包括NiS1、NiPtS1、NiCoSi2、NiPtCoSi。
10.如權(quán)利要求1的半導體器件的制造方法，其中，源漏區(qū)包括輕摻雜源漏區(qū)和重摻雜源漏區(qū)。
全文摘要
本發(fā)明公開了一種半導體器件的制造方法，包括在襯底上形成柵極堆疊結(jié)構(gòu)；在柵極堆疊結(jié)構(gòu)兩側(cè)形成源漏區(qū)和柵極側(cè)墻；至少在源漏區(qū)上沉積鎳基金屬層；執(zhí)行第一退火，使得源漏區(qū)中的硅與鎳基金屬層反應形成富鎳相金屬硅化物；執(zhí)行離子注入，將摻雜離子注入富鎳相金屬硅化物中；執(zhí)行第二退火，使富鎳相金屬硅化物轉(zhuǎn)化為鎳基金屬硅化物，同時在鎳基金屬硅化物與源漏區(qū)的界面處形成摻雜離子的分離凝結(jié)區(qū)。依照本發(fā)明方法，通過向富鎳相金屬硅化物中注入摻雜離子后再退火，提高了摻雜離子的固溶度并形成了較高濃度的摻雜離子分離凝結(jié)區(qū)，從而有效降低了鎳基金屬硅化物與源漏區(qū)金屬-半導體接觸的肖特基勢壘高度，降低了接觸電阻，提高了器件驅(qū)動能力。
文檔編號H01L21/336GK103165457SQ20111041933
公開日2013年6月19日 申請日期2011年12月15日 優(yōu)先權(quán)日2011年12月15日
發(fā)明者羅軍, 趙超, 鐘匯才, 李俊峰, 陳大鵬 申請人:中國科學院微電子研究所