專利名稱：Mosfet制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體地講，涉及一種引入溝道應(yīng)變的MOSFET制造方法。
背景技術(shù)：
隨著大規(guī)模集成電路技術(shù)的不斷發(fā)展，電路的集成度不斷提高，MOSFET器件的特征尺寸已經(jīng)到了 22nm以下的技術(shù)結(jié)點。事實上，當進入90nm的技術(shù)結(jié)點之后，單純的通過縮小柵長以滿足摩爾定律的要求已經(jīng)越來越困難了。因為隨著柵長的縮短，被用來抑制短溝道效應(yīng)的溝道重摻雜引入的溝道摻雜散射、強場效應(yīng)以及寄生電阻的增加，導(dǎo)致溝道載流子遷移率降低，影響了器件電學(xué)性能的提升。在這種背景下，應(yīng)變工程應(yīng)運而生，它是提高溝道載流子遷移率的重要方法之一。這種技術(shù)通過在器件制造過程中引入各種應(yīng)力源，如應(yīng)變覆層(StrainedOverlayers)、應(yīng)力記憶(Stress Memorization)、以及嵌入式 SiGe (Embedded-SiGe,eSiGe)，來對溝道施加應(yīng)力。而適當?shù)膽?yīng)力能夠提高溝道載流子的遷移率，進而在不縮小溝道尺寸的前提下實現(xiàn)器件電學(xué)性能的提高。目前，應(yīng)變技術(shù)已經(jīng)與后柵工藝相結(jié)合，主要通過Strained Overlayers和Embedded-SiGe兩種方式向溝道內(nèi)引入應(yīng)力，并且在90nm至30nm的技術(shù)結(jié)點范圍內(nèi)明顯的提高了器件的電學(xué)性能。然而，當特征尺寸持續(xù)縮小時，上述兩種引入應(yīng)力方式受到薄膜厚度、器件結(jié)構(gòu)的限制，提高應(yīng)力的效果不如Stress Memorization技術(shù)。但是現(xiàn)有的Stress Memorization技術(shù)存在制造工藝復(fù)雜、材料以及時間成本昂貴的缺點。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種能有效低成本的提高MOSFET溝道應(yīng)力的器件制造方法。本發(fā)明提供了一種MOSFET制造方法，包括步驟:步驟SI，在襯底上形成第一應(yīng)力層；步驟S2，在第一應(yīng)力層中形成假柵凹槽；步驟S3，在假柵凹槽中淀積形成假柵；步驟S4,去除第一應(yīng)力層，留下假柵；以及步驟S5，執(zhí)行后續(xù)工藝完成MOSFET制造。其中，在步驟S2和/或步驟S4中，通過應(yīng)力釋放使得第一應(yīng)力層中的應(yīng)力被引入溝道區(qū)，導(dǎo)致溝道區(qū)晶格形變并被記憶住，形成應(yīng)力分布區(qū)域。其中，在步驟SI之前，還包括在襯底與第一應(yīng)力層之間形成第一柵絕緣層。其中，在步驟S3之后、步驟S4之前，還包括平坦化假柵直至露出第一應(yīng)力層。其中，假柵淀積的厚度大于假柵凹槽深度，通過CMP、回刻方法實現(xiàn)假柵平坦化。其中，步驟S5進一步包括:在假柵兩側(cè)襯底中形成源漏區(qū)、在假柵兩側(cè)襯底上形成側(cè)墻、在側(cè)墻兩側(cè)的源漏區(qū)上形成第二應(yīng)力層、去除假柵、淀積形成包括第二柵絕緣層和柵極金屬層的柵極結(jié)構(gòu)、形成金屬化接觸。
其中，第一柵絕緣層和/或第二柵絕緣層包括Si02、Si0N、Si3N4、Al203、鉿基高K介質(zhì)材料、稀土基高K介質(zhì)材料及其組合。其中，鉿基高K介質(zhì)材料包括Hf02、HfSi0x、HfSi0N、HfAIOx,HfTaOx,HfLaOx,HfAISiOx,HfLaSiOx 及其組合，稀土基高 K 介質(zhì)材料包括 Zr02、La203、LaAlO3' TiO2, Y2O3 及其組合。其中,第一應(yīng)力層和/或第二應(yīng)力層包括氧化硅、氮化硅、DLC，具有應(yīng)力的絕對值為I 4GPa。其中，第一應(yīng)力層和/或第二應(yīng)力層形成方法包括LPCVD、PECVD、蒸發(fā)、濺射、離子束沉積、PLD、ALD及其組合。其中，襯底包括單晶體硅、SO1、應(yīng)變硅、鍺硅、三五族化合物、石墨烯及其組合。其中，通過LPCVD、PECVD、蒸發(fā)、濺射、離子束沉積、PLD、ALD及其組合方式來在假柵凹槽中淀積假柵材料，假柵包括多晶硅、非晶硅、微晶硅、多晶鍺硅。其中，通過RIE或濕法腐蝕實現(xiàn)各向異性刻蝕，形成假柵凹槽，假柵凹槽的深度等于第一應(yīng)力層厚度和/或假柵高度，假柵凹槽的寬度等于假柵寬度。依照本發(fā)明的MOSFET制造方法，在應(yīng)力絕緣薄膜中形成柵極形狀的凹槽過程通過應(yīng)力釋放在器件溝道區(qū)引入應(yīng)變，導(dǎo)致晶格形變并被記憶住，進而提高器件的電學(xué)性能。本發(fā)明所述目的，以及在此未列出的其他目的，在本申請獨立權(quán)利要求的范圍內(nèi)得以滿足。本發(fā)明的實施例限定在獨立權(quán)利要求中，具體特征限定在其從屬權(quán)利要求中。


以下參照附圖來詳細說明本發(fā)明的技術(shù)方案，其中:圖1顯示了依照本發(fā)明實施例的工藝流程圖；圖2是本發(fā)明的在半導(dǎo)體襯底上形成第一柵絕緣介質(zhì)的示意圖；圖3是本發(fā)明的在所示柵絕緣介質(zhì)上形成第一應(yīng)力絕緣薄膜的示意圖；圖4是本發(fā)明的在第一應(yīng)力絕緣薄膜中形成柵極形狀的凹槽的示意圖；圖5是本發(fā)明的在凹槽中淀積柵電極導(dǎo)電填充材料并平坦化后的示意圖；圖6是本發(fā)明的去除第一應(yīng)力絕緣薄膜形成獨立假柵的示意圖；圖7是本發(fā)明的最終形成的完整CMOS器件的結(jié)構(gòu)示意圖；以及圖8是本發(fā)明形成的假柵TCAD應(yīng)力分布仿真圖。附圖標記:1、襯底2、第一柵絕緣層3、第一應(yīng)力層(3A假柵凹槽)4、假柵5、應(yīng)力分布區(qū)域6、第二應(yīng)力層7、第二柵絕緣層8、第一金屬層9、第二金屬層10、源漏區(qū)11、側(cè)墻
具體實施例方式
以下參照附圖并結(jié)合示意性的實施例來詳細說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了溝道引入應(yīng)力的MOSFET及其制造方法。需要指出的是，類似的附圖標記表示類似的結(jié)構(gòu)。
如圖1所示，本發(fā)明提供了一種在MOSFET中引入溝道應(yīng)變的工藝方法，該方法至少包括如下步驟:步驟S1:在襯底上形成第一應(yīng)力層；步驟S2:在第一應(yīng)力層中形成假柵凹槽；步驟S3:在假柵凹槽中淀積形成假柵；步驟S4:去除第一應(yīng)力層，留下假柵；步驟S5:執(zhí)行后續(xù)工藝完成MOSFET制造。優(yōu)選地，在步驟SI之前，還可包括在襯底與第一應(yīng)力層之間形成第一柵絕緣層或墊層；在步驟S3之后，還可包括平坦化假柵直至露出第一應(yīng)力層；在步驟S5中，可進一步包括在假柵兩側(cè)襯底中形成源漏區(qū)、在假柵兩側(cè)襯底上形成側(cè)墻、在側(cè)墻兩側(cè)的源漏區(qū)上形成第二應(yīng)力層、去除假柵、淀積形成柵極結(jié)構(gòu)、形成金屬化接觸。以下參照圖2至圖7的器件剖視圖來詳細說明圖1所示制造工藝的各個工藝步驟。首先，如圖2所示，在襯底I上形成第一柵絕緣層2，例如通過LPCVD、PECVD、HDPCVD等常規(guī)方法淀積形成。襯底I為半導(dǎo)體，可選的包括單晶體硅或絕緣體上硅(SOI)基底、或應(yīng)變硅襯底、或鍺硅襯底，或是三五族、石墨烯等高遷移率襯底材料。第一柵絕緣層2 可選的包括鉿基高 K 介質(zhì)材料如 Hf02、HfSi0x、HfSi0N、HfA10x、HfTa0x、HfLa0x、HfAlSi0x、HfLaSiOx等(其中χ依照化學(xué)結(jié)構(gòu)和介電常數(shù)選擇需要而合理設(shè)置，例如為I 4，以下同理)，或包括稀土基高K介質(zhì)材料如Zr02、La203、LaA103、Ti02、Y203，或可包括例如Si02、Si0N、Si3N4、Al2O3的常規(guī)絕緣介質(zhì)材料,或者是上述這些絕緣介質(zhì)材料的復(fù)合結(jié)構(gòu)。第一柵絕緣層2 —般用于在后續(xù)蝕刻中保護襯底溝道區(qū)或是在后柵工藝中調(diào)節(jié)柵極絕緣層與溝道區(qū)界面態(tài)，其厚度可為I 5nm。在某些工藝條件下，例如精確控制蝕刻速度和終止點以及去除假柵后沉積多層?xùn)艠O絕緣層時，第一柵絕緣層2也可以省略。其次，如圖3所示，在襯底I和/或第一柵絕緣層2上形成第一應(yīng)力層3。第一應(yīng)力層可選的包括氮化硅、氧化硅、類金剛石碳膜(DLC)等，淀積方法包括LPCVD、PECVD、蒸發(fā)、濺射、離子束沉積、PLD、ALD等。其厚度約為稍后要形成的假柵的高度，例如10 50nm。通過控制淀積工藝參數(shù)，使得第一應(yīng)力層3取決于MOSFET種類(例如pMOS或nMOS)從而具有拉應(yīng)力或張應(yīng)力，應(yīng)力的絕對值例如為I 4GPa。再次，如圖4所示，在第一應(yīng)力層3中形成假柵凹槽3A。假柵凹槽3A由RIE或濕法腐蝕實現(xiàn)各向異性刻蝕，形成直角溝槽。假柵溝槽3A的深度約為上述第一應(yīng)力層3的膜厚。假柵溝槽3A的寬度約為稍后要形成的假柵寬度(柵極寬度)，也即基本相當于MOSFET特征尺寸，在本發(fā)明優(yōu)選實施例中約為30nm以下。值得注意的是，在各向異性刻蝕過程中，應(yīng)力層被刻蝕、去除的過程中因為界面形態(tài)被破壞而將應(yīng)力導(dǎo)入溝道區(qū)，因此通過應(yīng)力釋放在器件溝道區(qū)引入應(yīng)變的方法，導(dǎo)致晶格形變并被記憶住，從而在襯底溝道區(qū)中形成如圖中標記5所示的應(yīng)力分布區(qū)域。其中，第一應(yīng)力層3的應(yīng)力絕對值為I 4GPa時，所形成的對應(yīng)的應(yīng)力分布區(qū)域5的應(yīng)力為500MPa lGPa，優(yōu)選地為700MPa。由于在形成源漏之前就將應(yīng)力通過應(yīng)力記憶的方式引入溝道區(qū)，依照本發(fā)明的MOSFET制造方法無需在器件上額外設(shè)置較厚的應(yīng)力覆層或在源漏制造時引入額外步驟補充應(yīng)力，因此簡化了制造工藝、提高了效率，還更好地提高了應(yīng)力、改善了器件驅(qū)動能力。
接著，如圖5所示，在假柵凹槽3A中淀積形成假柵4。例如通過LPCVD、PECVD、蒸發(fā)、濺射、離子束沉積、PLD、ALD等淀積假柵填充材料，可選的包括多晶硅、非晶硅、微晶硅、多晶鍺硅等，淀積厚度大于等于假柵凹槽3A的深度。之后優(yōu)選地，通過CMP、回刻等方法實現(xiàn)假柵材料平坦化直至露出第一應(yīng)力層3，以形成最終的假柵4。然后，如圖6所示，去除第一應(yīng)力層3，留下假柵4。例如通過濕法刻蝕或等離子體刻蝕來高選擇性全部腐蝕去除應(yīng)力層3，形成獨立假柵4。在本發(fā)明的優(yōu)選實施例中，假柵材料為硅，則應(yīng)力層3材質(zhì)為氮化硅時可采用熱磷酸腐蝕，應(yīng)力層3材質(zhì)為氧化硅時可采用稀釋HF酸溶液(DHF)或緩釋刻蝕液(BOE，NH4F與HF的混合物)腐蝕，應(yīng)力層。3材質(zhì)為DLC時采用Ar和/或02等離子體刻蝕來去除。值得注意的是，在去除應(yīng)力層3的過程中，因為界面形態(tài)被破壞而將應(yīng)力導(dǎo)入溝道區(qū)，因此也可以通過應(yīng)力釋放在器件溝道區(qū)引入應(yīng)變的方法，導(dǎo)致晶格形變并被記憶住，從而在襯底溝道區(qū)中同樣形成如圖中標記5所示的應(yīng)力分布區(qū)域，應(yīng)力分布區(qū)域5的應(yīng)力數(shù)值范圍與上類似。因此假柵結(jié)構(gòu)下溝道區(qū)存在由本發(fā)明方法步驟S2和/或步驟S4所形成的應(yīng)變溝道，也即至少包括上述的應(yīng)力分布區(qū)域5。最后，如圖7所不，執(zhí)彳丁后續(xù)工藝完成MOSFET制造。在假棚4兩側(cè)襯底I中形成源漏區(qū)10，例如先光刻/刻蝕形成源漏凹槽，然后選擇性外延生長SiGe源漏區(qū)10，優(yōu)選地SiGe可為頂部高于襯底的抬升源漏。在假柵4兩側(cè)襯底I上形成側(cè)墻11，側(cè)墻11通常為氮化物、氮氧化物，優(yōu)選地也可與應(yīng)力層3材質(zhì)相同以進一步提高器件應(yīng)力。在側(cè)墻11兩側(cè)的源漏區(qū)10上形成第二應(yīng)力層6，其中第二應(yīng)力層6制造工藝、材質(zhì)與第一應(yīng)力層3類似，均可選自氮化硅、氧化硅、類金剛石碳膜(DLC)，兩者可相同也可不同，第二應(yīng)力層6也可以是包括多個不同應(yīng)力材料的疊層結(jié)構(gòu)。去除假柵4，留下柵極溝槽，例如通過TMAH濕法去除硅材質(zhì)的假柵。淀積形成柵極結(jié)構(gòu)，例如在柵極溝槽中CVD常規(guī)方法依次沉積第二柵絕緣層7、第一金屬層8、第二金屬層9，其中第二柵絕緣層7與第一柵絕緣層3材質(zhì)類似，優(yōu)選為上述高k材料；第一金屬層8用作種晶層和阻擋層，例如為T1、Ta及其氮化物；第二金屬層9用作柵極功函數(shù)調(diào)整層以及柵極導(dǎo)電層，材質(zhì)可包括W、Cu、T1、Ta、Mo、Al等等金屬、金屬合金及其氮化物。形成金屬化接觸，例如在第二應(yīng)力層6中光刻/刻蝕形成接觸孔，在接觸孔中沉積鎳基金屬并退火，形成金屬硅化物以降低源漏電阻。圖8顯示了本發(fā)明方法的TCAD仿真應(yīng)力分布圖。在仿真中，第一應(yīng)力層3(和/或第二應(yīng)力層6)的應(yīng)力大小為_3GPa，最終在溝道中心(區(qū)域5處)引入了 _700MPa應(yīng)力，由此大大提高了載流子遷移率，增大了器件驅(qū)動能力。依照本發(fā)明的MOSFET及其制造方法，在應(yīng)力絕緣薄膜中形成柵極形狀的凹槽過程通過應(yīng)力釋放在器件溝道區(qū)引入應(yīng)變，導(dǎo)致晶格形變并被記憶住，進而提高器件的電學(xué)性能。盡管已參照一個或多個示例性實施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)做出各種合適的改變和等價方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
權(quán)利要求
1.一種MOSFET制造方法，包括步驟: 步驟SI，在襯底上形成第一應(yīng)力層； 步驟S2，在第一應(yīng)力層中形成假柵凹槽； 步驟S3，在假柵凹槽中淀積形成假柵； 步驟S4，去除第一應(yīng)力層，留下假柵；以及 步驟S5，執(zhí)行后續(xù)工藝完成MOSFET制造。
2.如權(quán)利要求1的方法，其中，在步驟S2和/或步驟S4中，通過應(yīng)力釋放使得第一應(yīng)力層中的應(yīng)力被引入溝道區(qū)，導(dǎo)致溝道區(qū)晶格形變并被記憶住，形成應(yīng)力分布區(qū)域。
3.如權(quán)利要求1的方法，其中，在步驟SI之前，還包括在襯底與第一應(yīng)力層之間形成第一柵絕緣層。
4.如權(quán)利要求1的方法，其中，在步驟S3之后、步驟S4之前，還包括平坦化假柵直至露出第一應(yīng)力層。
5.如權(quán)利要求4的方法，其中，假柵淀積的厚度大于假柵凹槽深度，通過CMP、回刻方法實現(xiàn)假柵平坦化。
6.如權(quán)利要求1的方法，其中，步驟S5進一步包括:在假柵兩側(cè)襯底中形成源漏區(qū)、在假柵兩側(cè)襯底上形成側(cè)墻、在側(cè)墻兩側(cè)的源漏區(qū)上形成第二應(yīng)力層、去除假柵、淀積形成包括第二柵絕緣層和柵極金屬層的柵極結(jié)構(gòu)、形成金屬化接觸。
7.如權(quán)利要求1或6的方法，其中，第一柵絕緣層和/或第二柵絕緣層包括Si02、Si0N、Si3N4, Al2O3、鉿基高K介質(zhì)材料、稀土基高K介質(zhì)材料及其組合。
8.如權(quán)利要求7的方法，其中，鉿基高K介質(zhì)材料包括Hf02、HfSiOx,HfSiON, HfAlOx,HfTaOx,HfLaOx,HfAISiOx,HfLaSiOx 及其組合，稀土基高 K 介質(zhì)材料包括 Zr02、La203、LaA103、Ti02、Y203及其組合。
9.如權(quán)利要求1或6的方法,其中,第一應(yīng)力層和/或第二應(yīng)力層包括氧化娃、氮化娃、DLC，具有應(yīng)力的絕對值為I 4GPa。
10.如權(quán)利要求1或6的方法，其中，第一應(yīng)力層和/或第二應(yīng)力層形成方法包括LPCVD、PECVD、蒸發(fā)、濺射、離子束沉積、PLD、ALD及其組合。
11.如權(quán)利要求1的方法，其中，襯底包括單晶體硅、SO1、應(yīng)變硅、鍺硅、三五族化合物、石墨烯及其組合。
12.如權(quán)利要求1的方法，其中，通過LPCVD、PECVD、蒸發(fā)、濺射、離子束沉積、PLD、ALD及其組合方式來在假柵凹槽中淀積假柵材料，假柵包括多晶硅、非晶硅、微晶硅、多晶鍺硅。
13.如權(quán)利要求1的方法，其中，通過RIE或濕法腐蝕實現(xiàn)各向異性刻蝕，形成假柵凹槽，假柵凹槽的深度等于第一應(yīng)力層厚度和/或假柵高度，假柵凹槽的寬度等于假柵寬度。
全文摘要
本發(fā)明提供了一種MOSFET制造方法，包括步驟步驟S1，在襯底上形成第一應(yīng)力層；步驟S2，在第一應(yīng)力層中形成假柵凹槽；步驟S3，在假柵凹槽中淀積形成假柵；步驟S4，去除第一應(yīng)力層，留下假柵；以及步驟S5，執(zhí)行后續(xù)工藝完成MOSFET制造。依照本發(fā)明的MOSFET制造方法，在應(yīng)力絕緣薄膜中形成柵極形狀的凹槽過程通過應(yīng)力釋放在器件溝道區(qū)引入應(yīng)變，導(dǎo)致晶格形變并被記憶住，進而提高器件的電學(xué)性能。
文檔編號H01L21/336GK103165458SQ20111041934
公開日2013年6月19日 申請日期2011年12月15日 優(yōu)先權(quán)日2011年12月15日
發(fā)明者付作振, 殷華湘 申請人:中國科學(xué)院微電子研究所