專利名稱：用于集成電路芯片最終測試微調的熔線電路的制作方法
技術領域：
本實用新型涉及一種用于集成電路(integrated circuit, IC)芯片最終測試微調 (final test trim,FT-Trim)的熔線電路，特別是指一種利用增加阻抗，以改善熔線電路的靜電放電防護，以避免IC芯片于FT-Trim調整錯誤的用于IC芯片F(xiàn)T-Trim的熔線電路。
背景技術：
在現(xiàn)今先進的電子電路系統(tǒng)中，對于IC芯片的各項參數(shù)規(guī)格要求越來越高，因此如何精準地控制IC的各項參數(shù)，就成為相當重要的議題。一般來說，IC芯片在封裝的時候， 封裝材料會對IC芯片產(chǎn)生應力，此應力就有可能使IC的各項參數(shù)(包括電壓、電流等)產(chǎn)生相當程度的誤差，在現(xiàn)有的系統(tǒng)中，因為參數(shù)規(guī)格要求不高，封裝應力產(chǎn)生的誤差是可以被忽略的。由于IC芯片的各項參數(shù)規(guī)格要求日趨嚴格，為改善上述因封裝造成的誤差， FT-Trim是業(yè)界一種常用的作法，此作法就是在IC芯片完成封裝動作之后，測量其規(guī)格上的各項參數(shù)值，并觀察這些參數(shù)值與設計值有多少誤差。算出要調整的位數(shù)之后，再根據(jù)計算結果，熔斷特定的熔線，以將誤差值抵銷，使量測到的參數(shù)值可以更接近設計值。而 FT-Trim完成之后，基本上IC芯片就不會再經(jīng)過加工的動作，也不會受到非理想效應的影響，可以確保IC的規(guī)格不會再被改變。圖I顯示一種典型用于IC芯片F(xiàn)T-Trim的熔線電路10的示意圖。如圖I所示， 熔線電路10包含串聯(lián)于電源接點Power Pin與接地接點GND之間的電子熔線11與控制開關Q1。控制開關Ql接收控制訊號，以決定控制開關Ql是否導通，使得電源接點Power Pin 與接地接點GND間的通道導通，電流流經(jīng)電子熔線11 一段預設時間，并使其熔斷，造成熔線電路10開路。電路中通常也設有靜電防護元件，也會串接在電源接點Power Pin與接地接點 GND之間，因此會與熔線電路10構成并聯(lián)電路。靜電防護元件的目的是保護電路免受靜電損害，但在測試電路是否能耐受靜電時，通常會從電源接點Power Pin與接地接點GND分別施加電壓，而此時靜電防護元件未必能保護熔線電路10。詳言之，圖2A與2B分別顯示包含控制開關Ql與Q2的熔線電路10與20，其差別為控制開關Ql為N型金屬氧化物半導體 (metal oxide semiconductor,M0S)元件,而控制開關Q2為PMOS元件,搭配靜電防護元件 15與25的電路示意圖。熔線電路10與20分別并聯(lián)靜電防護元件15與25，當電源接點 Power Pin接觸到正靜電壓時,靜電壓會由電源接點Power Pin經(jīng)由靜電防護元件15與25 到接地接點GND釋放，這種情況一般不會熔斷電子熔線11與21 ;但是，當接地接點GND接觸到到正靜電壓時，靜電壓可能會由接地接點GND經(jīng)由控制開關Ql與Q2中的寄生二極管 Dl與D2到電源接點Power Pin釋放，這種情況下，電子熔線11與21就可能會被熔斷，造成 IC參數(shù)有所偏移。有鑒于以上所述，本實用新型即針對現(xiàn)有技術的不足，提出一種利用增加寄生通道阻抗，以改善熔線電路的靜電放電防護，進而避免IC芯片于FT-Trim時造成調整錯誤的用于IC芯片F(xiàn)T-Trim的熔線電路。
發(fā)明內容本實用新型的目的在于克服現(xiàn)有技術的不足與缺陷，提出一種用于集成電路芯片最終測試微調的熔線電路。為達上述目的，其中一個觀點言，本實用新型提供了一種用于集成電路芯片最終測試微調的熔線電路，包含至少一電子熔線；與該電子熔線對應的至少一控制開關，其與該電子熔線串接于一接地接點與一預設接點之間，每一控制開關包括一控制端，接收一控制訊號，以決定該控制開關是否導通，使得一預設電流流經(jīng)該對應的電子熔線，并使其熔斷，造成該熔線電路開路，其中該預設電流自該預設接點流向該接地接點；一源極端與一漏極端，根據(jù)該控制訊號，于其間形成一受控通道，以作為該預設電流的通道，其中該受控通道與該電子熔線串接；以及一基板端，與該漏極端間形成一寄生二極管，以阻止該預設電流流入該基板端；以及一阻抗元件，耦接于該基板端與該源極端之間。在其中一種較佳的實施型態(tài)中，該用于集成電路芯片最終測試微調的熔線電路， 更包含一二極管，與該電子熔線以及該控制開關串接于該接地接點與該預設接點之間，該二極管具有一順向端與一逆向端，其中該預設電流自該順向端流向該逆向端。在其中一種實施型態(tài)中，該用于集成電路芯片最終測試微調的熔線電路，其中該控制開關宜為一 NMOS或PMOS元件，具有一柵極以作為該控制端；一源極以作為該源極端；一漏極以作為該漏極端；以及一主體極以作為該基板端。前述用于集成電路芯片最終測試微調的熔線電路中，該阻抗元件較佳地包括一硅
基板層、一多晶娃層、或一金屬層。前述用于集成電路芯片最終測試微調的熔線電路中，該電子熔線與對應的控制開關數(shù)量更佳地皆為多個，且該多個控制開關共同耦接至同一阻抗元件。在另一種較佳的實施型態(tài)中，該用于集成電路芯片最終測試微調的熔線電路，其中該二極管的崩潰電壓(breakdown voltage)大于該集成電路芯片的一靜電防護電壓,其中，該靜電防護電壓相關于該集成電路芯片所能承受的最大靜電壓。在又另一種較佳的實施型態(tài)中，該用于集成電路芯片最終測試微調的熔線電路， 其中該阻抗元件具有一電阻值，該電阻值大于一電阻設定值，該電阻設定值相關于該集成電路芯片所能承受的最大靜電壓。就另一個觀點言，本實用新型提供了另一種用于集成電路芯片最終測試微調的熔線電路，包含至少一電子熔線；與該電子熔線對應的至少一控制開關，其與該電子熔線串接于一接地接點與一預設接點之間，每一控制開關包括一控制端，接收一控制訊號，以決定該控制開關是否導通，使得一預設電流流經(jīng)該對應的電子熔線，并使其熔斷，造成該熔線電路開路，其中該預設電流自該預設接點流向該接地接點；一源極端與一漏極端，根據(jù)該控制訊號，于其間形成一受控通道，以作為該預設電流的通道，其中該受控通道與該電子熔線串接；以及一基板端，與該漏極端間形成一寄生二極管，以阻止該預設電流流入該基板端； 以及一二極管，與該電子熔線以及該控制開關串接于該接地接點與該預設接點之間，該二極管具有一順向端與一逆向端，其中該預設電流自該順向端流向該逆向端。下面通過具體實施例詳加說明，當更容易了解本實用新型的目的、技術內容、特點及其所達成的功效。

圖I顯示一種典型用于IC芯片F(xiàn)T-Trim的熔線電路10的示意圖；圖2A與2B分別顯示現(xiàn)有技術包含PMOS與NMOS元件作為控制開關Ql與Q2的熔線電路10與20 ;圖3顯示本實用新型的第一個實施例圖4顯示本實用新型的第二個實施例圖5所顯示本實用新型第三個實施例圖6顯示本實用新型第四個實施例；圖7與圖8舉例說明現(xiàn)有技術與本實用新型中，控制開關的比較示意圖；圖9舉例說明本實用新型另一個實施例；圖10-19顯示本實用新型的其它多個實施例。圖中符號說明10,20,30,40,50,60,70,80,90,100，110，120，130，140，150，160 熔線電路11，21，31，41，51，61，71，81，91，101，111，121，131，141，151，161 電子熔線15，25，35，45靜電防護元件A 接點B1，B2 基板端D1-D6寄生二極管D91, D101, Dill, D121, D131, D141, D151, D161 二極管El 第一端E2 第二端GND接地接點Power Pin 電源接點R3-R6, Rn 電阻Q1-Q16, Qm, Qn 控制開關
具體實施方式
請參閱圖3，顯示本實用新型的第一個實施例。如圖3所示，熔線電路30包含電子熔線31、控制開關Q3、阻抗元件R3。其中，電子熔線31其數(shù)量例如為一條但不限于一條， 具有第一端El與第二端E2 ;第一端El稱接于預設接點(Predetermined Pin);預設接點例如但不限于為電源接點Power Pin，亦可以為其它功能接點或專用接點?？刂崎_關Q3與對應的電子熔線31串接于接地接點GND與預設接點之間，其例如但不限于為NMOS元件，耦接于電子熔線31的第二端E2與接地接點GND之間。NMOS元件包括控制端柵極、源極、漏極、以及本體極BI。其中，控制端柵極接收控制訊號，以決定NMOS元件是否導通，使得預設接點與接地接點GND形成通路，進而使預設電流流經(jīng)電子熔線31，并使其熔斷，造成熔線電路30開路，再利用其它的電路(未示出)來判斷電子熔線31是否熔斷(或熔線電路30是否開路)，以調整IC的各項參數(shù)，其中預設電流自預設接點流向接地接點GND。[0041]控制開關Q3中，源極與漏極根據(jù)控制訊號，于其間形成受控通道，受控通道串接于電子熔線的第二端E2與接地接點GND之間，由控制端柵極根據(jù)控制訊號所控制，以作為預設電流的通道。受控通道具有漏極端與源極端，漏極端例如但不限于如圖所示NMOS元件漏極，與電子熔線31的第二端E2耦接；源極端例如但不限于如圖所示NMOS元件源極，與接地接點GND耦接?；宥薆I與漏極端間形成寄生二極管D3，以阻止預設電流流入基板端 BI。基板端BI例如但不限于為NMOS元件主體(bulk)的接點主體極，而寄生二極管D3具有與基板端BI耦接的正向端以及與漏極端耦接的逆向端，以如圖所示NMOS元件為例，寄生二極管D3是指P型主體與N型漏極所形成的二極管。本實用新型提供一阻抗元件R3耦接于基板端BI與源極端之間。當接地接點GND接觸到到正靜電壓時，靜電壓放電的路徑，除了靜電防護元件35 之外，可能會由接地接點GND經(jīng)由阻抗元件R3，再經(jīng)過控制開關Q3中的寄生二極管D3到預設接點。因此，通過提供適當?shù)淖杩乖3，在靜電壓放電時，使得部分壓降落在阻抗元件R3上，進而使電流流經(jīng)電子熔線31時，不足以將其熔斷，或是幾乎沒有電流會流經(jīng)此寄生通道，以保護電子熔線31，改善熔線電路31的靜電放電防護，以避免IC芯片于FT-Trim 調整錯誤。需注意的是，阻抗元件R3的電阻值需大于電阻設定值，電阻設定值相關于IC芯片所能承受的最大靜電壓。也就是說，需要選擇具有足夠大電阻值的阻抗元件R3，可使IC 芯片所能承受的最大靜電壓跨接于熔線電路30時，電流流經(jīng)電子熔線31時，不足以將其熔斷。圖4顯示本實用新型的第二個實施例。與第一個實施例不同的是，本實施例顯示熔線電路40中，控制開關Q4為PMOS元件，如圖4所示，相較于圖3所示的第一個實施例， 控制開關Q4與電子熔線41于預設接點與接地接點GND間的位置相反，控制開關Q4中，受控通道耦接于預設接點與電子熔線41之間，由控制端柵極根據(jù)控制訊號所控制，以作為預設電流的通道。受控通道具有源極端與漏極端，源極端例如但不限于如圖所示PMOS元件源極，與預設接點耦接；漏極端例如但不限于如圖所示PMOS元件漏極，與電子熔線41耦接。 基板端B2與漏極端間形成寄生二極管D4，以阻止預設電流流入基板端B2?；宥薆2例如但不限于為PMOS元件主體的接點主體極，而寄生二極管D4具有與基板端B2耦接的逆向端以及與漏極端耦接的正向端，以如圖所示PMOS元件為例，寄生二極管D4是指N型主體與P 型漏極所形成的二極管。阻抗元件R4耦接于基板端B2與源極之間。圖5所顯示本實用新型第三個實施例，與本實用新型的第一個實施例相比，本實施例所示熔線電路50中電子熔線51與對應的控制開關Q5數(shù)量皆為多個，且多個控制開關 Q5共同耦接至同一阻抗元件R5。如此可以節(jié)省空間，達到相同的效果，并簡化電路的布局， 以降低制造成本。圖6顯示本實用新型第四個實施例，與本實用新型的第三實施例相比，本實施例所示熔線電路60中電子熔線61與對應的控制開關Q6數(shù)量亦皆為多個，且多個控制開關Q6 亦共同耦接至同一阻抗元件R6 ;與第三實施例不同的是，本實施例熔線電路60中，控制開關Q6為PMOS元件。圖7與圖8舉例說明現(xiàn)有技術與本實用新型中，控制開關的比較示意圖，并由此說明本實用新型如何利用增加寄生通道阻抗，以改善熔線電路的靜電放電防護。如圖7所示， 現(xiàn)有技術的控制開關Qm，例如可以為前述實施例中的NMOS元件或PMOS元件。以NMOS元件為例，其具有主體1，并于主體I表面形成柵極2 ;于主體I表面下，柵極2兩側形成源極3 與漏極4 ;并形成主體極5以作為主體I的電性接點A?，F(xiàn)有技術應用于熔線電路時，一般將NMOS元件的源極3與本體極5連接至接地接點GND (接點A)，如圖7所示；而本實用新型于源極3與本體極5之間，耦接電阻Rn作為阻抗電路，如圖8控制開關Qn所示。如此一來，當接地接點GND (接點A)接觸到正靜電壓時，部分壓降落在阻抗元件Rn上，進而使電流流經(jīng)電子熔線時，不足以將其熔斷，或是使得幾乎沒有電流會流經(jīng)此寄生通道，以保護電子熔線，改善熔線電路的靜電放電防護。圖9舉例說明本實用新型另一個實施例，本實施例顯示多個控制開關Qn共同耦接至同一阻抗元件Rn的上視示意圖。如圖9所示，同樣以NMOS元件為例，多個源極3電連接至阻抗元件Rn的一側，阻抗元件Rn例如但不限于如圖所示的一個環(huán)狀結構，其例如可以為硅基板層、多晶硅層、或金屬層的其中一種或兩種以上的組合，而多個本體極5則電連接至阻抗元件Rn的另一側，且由多個源極3電連接至阻抗元件Rn的那一側電連接至接點A (接地接點GND)，這種布局方式，即可作為本實用新型的一種實施例。圖10與圖11顯示本實用新型的另外兩個實施例。如圖10所示，熔線電路70中電子熔線71與對應的控制開關Q7，相較于圖3所示的第一個實施例，其串接于預設接點與接地接點GND間的相對位置可以互換，并不影響其靜電放電防護的改善。相似地，相較于圖 4所示的第二個實施例，圖10所示的熔線電路80中電子熔線81與對應的控制開關Q8，其串接于預設接點與接地接點GND間的相對位置亦可以互換。圖12與圖13顯示本實用新型的另外兩個實施例，在這兩個實施例中，顯示用于IC 芯片F(xiàn)T-Trim的熔線電路90與100分別可更包含二極管D91與DlOl，其分別與電子熔線 91、101以及控制開關Q9、Q10串接于接地接點GND與預設接點之間，二極管D91與DlOl分別具有順向端與逆向端，其中預設電流自順向端流向逆向端。圖14與圖15顯示本實用新型的又另外兩個實施例，在這兩個實施例中，顯示用于 IC芯片F(xiàn)T-Trim的熔線電路110與120中的電子熔線111與121，分別與對應的控制開關 Qll與Q12，以及二極管Dlll與D121，相較于圖12與圖13所示的兩個實施例，其串接于預設接點與接地接點GND間的相對位置可以互換，并不影響其靜電放電防護的改善。需注意的是，圖12-15所示的實施例中，二極管D91、D101、D111、與D121的崩潰電壓(breakdown voltage)大于其IC芯片的靜電防護電壓,其中，靜電防護電壓相關于IC芯片所能承受的最大靜電壓。也就是說，需適當選擇D91、D101、D111、與D121的崩潰電壓，使得當接地接點GND接觸到正靜電壓時，可阻止電流流經(jīng)電子熔線90、101、111、與121，避免將其熔斷，以保護電子熔線，改善熔線電路的靜電放電防護。圖16-19顯示本實用新型另一種用于集成電路芯片最終測試微調的熔線電路的實施例。與前述實施例不同的是，這些實施例用于IC芯片F(xiàn)T-Trim的熔線電路130、140、 150與160中，并未于控制開關Q13、Q14、Q15、與Q16的基板端與源極端之間，另外耦接阻抗元件來保護電子熔線；而是利用適當?shù)亩O管D131、D141、D151、與D161，與電子熔線131、 141、151、與161以及控制開關Q13、Q14、Q15、與Q16串接于接地接點GND與預設接點之間， 二極管D131、D141、D151、與D161分別具有順向端與逆向端，其中預設電流自順向端流向逆向端，以保護電子熔線，改善熔線電路的靜電放電防護。與之前的實施例相似，圖16-19顯示的實施例中，二極管D131、D141、D151、與D161的崩潰電壓(breakdown voltage)大于其IC芯片的靜電防護電壓,其中，靜電防護電壓相關于IC芯片所能承受的最大靜電壓。也就是說，需適當選擇D131、D141、D151、與D161的崩潰電壓，使得當接地接點GND接觸到正靜電壓時，可阻止電流流經(jīng)電子熔線131、141、151、 與161，避免將其熔斷，以保護電子熔線，改善熔線電路的靜電放電防護。以上已針對較佳實施例來說明本實用新型，只是以上所述，僅為使本領域技術人員易于了解本實用新型的內容，并非用來限定本實用新型的權利范圍。在本實用新型的相同精神下，本領域技術人員可以思及各種等效變化。例如，實施例中圖標直接連接的兩電路或元件間，可插置不影響主要功能的其它電路或元件；又如，控制開關Qm亦可以為PMOS元件，只要將源極3與漏極4，改為源極4與漏極3，且接點A由接地接點GND改為預設接點即可。本實用新型的范圍應涵蓋上述及其它所有等效變化。
權利要求1.一種用于集成電路芯片最終測試微調的熔線電路，其特征在于，包含至少一電子熔線；與該電子熔線對應的至少一控制開關，其與該電子熔線串接于一接地接點與一預設接點之間，每一控制開關包括一控制端，接收一控制訊號，以決定該控制開關是否導通，使得一預設電流流經(jīng)該對應的電子熔線，并使其熔斷，造成該熔線電路開路，其中該預設電流自該預設接點流向該接地接點；一源極端與一漏極端，根據(jù)該控制訊號，于其間形成一受控通道，以作為該預設電流的通道，其中該受控通道與該電子熔線串接；以及一基板端，與該漏極端間形成一寄生二極管，以阻止該預設電流流入該基板端；以及一阻抗元件，耦接于該基板端與該源極端之間。
2.如權利要求I所述的用于集成電路芯片最終測試微調的熔線電路，其特征在于，還包含一二極管，與該電子熔線以及該控制開關串接于該接地接點與該預設接點之間，該二極管具有一順向端與一逆向端，其中該預設電流自該順向端流向該逆向端。
3.如權利要求I所述的用于集成電路芯片最終測試微調的熔線電路，其特征在于，該控制開關為一 N型或P型金屬氧化物半導體元件，具有一柵極以作為該控制端；一源極以作為該源極端；一漏極以作為該源極端；以及一主體極以作為該基板端。
4.如權利要求3所述的用于集成電路芯片最終測試微調的熔線電路，其特征在于，該阻抗兀件包括一娃基板層、一多晶娃層、或一金屬層。
5.如權利要求I所述的用于集成電路芯片最終測試微調的熔線電路，其特征在于，該電子熔線與對應的控制開關數(shù)量皆為多個，且該多個控制開關共同耦接至同一阻抗元件。
6.如權利要求2所述的用于集成電路芯片最終測試微調的熔線電路，其特征在于，該二極管的崩潰電壓大于該集成電路芯片的一靜電防護電壓，其中，該靜電防護電壓相關于該集成電路芯片所能承受的最大靜電壓。
7.如權利要求I所述的用于集成電路芯片最終測試微調的熔線電路，其特征在于，該阻抗元件具有一電阻值，該電阻值大于一電阻設定值，該電阻設定值相關于該集成電路芯片所能承受的最大靜電壓。
8.一種用于集成電路芯片最終測試微調的熔線電路，其特征在于，包含至少一電子熔線；與該電子熔線對應的至少一控制開關，其與該電子熔線串接于一接地接點與一預設接點之間，每一控制開關包括一控制端，接收一控制訊號，以決定該控制開關是否導通，使得一預設電流流經(jīng)該對應的電子熔線，并使其熔斷，造成該熔線電路開路，其中該預設電流自該預設接點流向該接地接點；一源極端與一漏極端，根據(jù)該控制訊號，于其間形成一受控通道，以作為該預設電流的通道，其中該受控通道與該電子熔線串接；以及一基板端，與該漏極端間形成一寄生二極管，以阻止該預設電流流入該基板端；以及一二極管，與該電子熔線以及該控制開關串接于該接地接點與該預設接點之間，該二極管具有一順向端與一逆向端，其中該預設電流自該順向端流向該逆向端。
9.如權利要求8所述的用于集成電路芯片最終測試微調的熔線電路，其特征在于，該控制開關為一 N型或P型金屬氧化物半導體元件，具有一柵極以作為該控制端；一源極以作為該源極端；一漏極以作為該源極端；以及一主體極以作為該基板端。
10.如權利要求8所述的用于集成電路芯片最終測試微調的熔線電路，其特征在于，該二極管的崩潰電壓大于該集成電路芯片的一靜電防護電壓，其中，該靜電防護電壓相關于該集成電路芯片所能承受的最大靜電壓。
專利摘要本實用新型提出一種用于集成電路芯片最終測試微調的熔線電路，包含至少一電子熔線、與該電子熔線對應的至少一控制開關、以及阻抗元件。其中，電子熔線與對應的控制開關串接于預設接點與接地接點之間；控制開關接收控制訊號，以決定控制開關是否導通，使得預設電流流經(jīng)對應的電子熔線，并使其熔斷，造成熔線電路開路；阻抗元件耦接于控制開關中的基板端與源極端之間，以增加寄生通道阻抗，改善熔線電路的靜電放電防護，避免集成電路芯片于最終測試微調時，造成調整錯誤。
文檔編號H01L23/525GK202352661SQ20112045691
公開日2012年7月25日 申請日期2011年11月17日 優(yōu)先權日2011年11月17日
發(fā)明者方立文, 楊智皓, 陳安東 申請人:立锜科技股份有限公司