專利名稱：超低電容瞬態(tài)電壓抑制器件的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及半導(dǎo)體器件以及半導(dǎo)體工藝技術(shù)領(lǐng)域，尤其涉及一種超低電容瞬態(tài)電壓抑制器件。
背景技術(shù)：
瞬態(tài)電壓抑制二極管(TVS,Transient Voltage Suppressor)又叫鉗位二極管，是目前普遍使用的一種高效能電路保護(hù)器件，其外形與普通的二極管相同，但是卻能夠吸收高達(dá)數(shù)千瓦的浪涌功率，其主要特點是在反向應(yīng)用條件下，當(dāng)承受一個高能量的大脈沖時，其工作阻抗立即將至極低的導(dǎo)通值，從而允許大電流通過，同時把電壓鉗制在預(yù)定水平，一般的響應(yīng)時間僅為10_12秒，因此可以有效地保護(hù)電子線路中的精密元器件免受各種浪涌脈沖的損壞。 傳統(tǒng)的TVS 二極管基本都是穩(wěn)壓管類型的，制造工藝也比較簡單，一般是在P+襯底/N+襯底上通過異型摻雜直接形成PN結(jié)。這種傳統(tǒng)的TVS 二極管主要應(yīng)用在消費類電子產(chǎn)品(如手機(jī)，PDA，MP3和數(shù)碼相機(jī)等)中的數(shù)據(jù)端口，如鍵盤、側(cè)鍵和電源線等，這是由于此類端口速度較慢，對TVS 二極管的電容要求不高，一般在30pF以上。但對于視頻線路的保護(hù)，傳統(tǒng)的TVS 二極管則不適合，這是由于視頻數(shù)據(jù)線具有極高的數(shù)據(jù)傳輸率，(其數(shù)據(jù)傳輸率高達(dá)480M工業(yè)自動化網(wǎng)，有的視頻數(shù)據(jù)傳輸率達(dá)到IG以上)，要求線路保護(hù)的TVS管電容極低，不能大于I. OpF,同時對ESD能力要求極高，不能低于12kV，因此必須要開發(fā)新型的超低電容TVS器件，在保持超低電容的同時具有較高的ESD能力，以一方面滿足對靜電防護(hù)的要求，另一方面滿足對數(shù)據(jù)傳輸?shù)耐暾砸?。目前市場上超低電容的TVS器件通常是將一個低電容二極管(又稱為上二極管)11與一個傳統(tǒng)穩(wěn)壓型TVS 二極管13串聯(lián)，再與另外一個低電容二極管(又稱為下二極管)12并聯(lián)組合形成，如圖I所示。從通道I/O對地GND的I-V曲線來看，圖I所示的TVS器件的正、反向特性仍然相當(dāng)于一個普通二極管，但系統(tǒng)線路的電容卻大大低于相同電壓下的單個TVS管的電容。組合而成的超低電容TVS器件，其通道I/O對地GND的電容值可以表示為
r - r+ G上二極管X Ctvs 卩ip
- I下二極管T p I下二極管Tl上二極管
I上二極管Itvs其中，胃和胃分別表示下二極管12和上二極管11的電容值，其值較小，Ctvs表示TVS 二極管13的電容值，其值要比前兩者大一個數(shù)量級，所以上二極管11和TVS管13串聯(lián)后，總的串聯(lián)電容基本等同于上_極管11的電容。當(dāng)通道I/O加正電位，地GND加負(fù)電位時由于下二極管12擊穿電壓較高，TVS管13擊穿電壓較低，所以TVS管13率先擊穿，通道I/O對地GND的反向擊穿電壓可以表不為Vbe — Vf 上二極管+Vtvs其中Vf H胃為上二極管11的正向壓降，Vtvs為TVS 二極管13的擊穿電壓。[0011]當(dāng)通道I/O加負(fù)電位，地GND加正電位時由于上二極管11擊穿電壓較高，電流優(yōu)先經(jīng)過下二極管12的正向，通道I/O對地GND的正向壓降可以表示為Vf — Vf 下二極管其中VfT:KS為下二極管12的正向壓降，可見組合而成的超低電容TVS器件正、反向特性基本相當(dāng)于一個普通二極管，其反向擊穿電壓主要受TVS管的擊穿電壓控制；電容主要受(±:_和CT:KS控制，所以為了實現(xiàn)超低電容，實際就是降低(±:_和CT:KS ；同時通道I/O對地GND的正、反方向ESD能力實際也是分別等同于上、下兩個二極管的正向ESD能力(TVS管13的反向擊穿電壓較低，一般在3. 3-7. OV之間，其反向ESD能力很高，可以不予考慮)。所以為了實現(xiàn)高ESD能力，實際就是提高上、下兩個二極管的正向ESD能力。由于硅集成工藝及成品率的原因，目前上述組合而成的超低電容TVS器件都是采用分離器件組合封裝的形式，即上、下二極管11、12和TVS管13都是通過不同版圖和工藝來實現(xiàn)，然后通過封裝再組合在一起，這種技術(shù)不僅成本較高，而且器件的性能還會受到連 接導(dǎo)線材料性質(zhì)的影響。所以需要尋找一種新的技術(shù)，能將上、下二極管11、12和TVS管13都集成在同一芯片上，實現(xiàn)低成本和高性能。

實用新型內(nèi)容本實用新型要解決的技術(shù)問題是提供一種超低電容瞬態(tài)電壓抑制器件，將上、下二極管和TVS管都集成在同一芯片上，實現(xiàn)低成本和高性能。為解決上述技術(shù)問題，本實用新型提供了一種超低電容瞬態(tài)電壓抑制器件，包括P+半導(dǎo)體襯底；P-外延層，位于所述P+半導(dǎo)體襯底上；P+隔離區(qū)，形成于所述P-外延層中并延伸至所述P+半導(dǎo)體襯底；一個或多個并列的TVS管N區(qū)，位于所述P+隔離區(qū)中；一個或多個并列的TVS管P區(qū)，與所述TVS管N區(qū)并列位于所述P+隔離區(qū)中；N-阱，位于所述P+隔離區(qū)之間的P-外延層中；一個或多個并列的上二極管P區(qū)，位于所述N-阱中；一個或多個并列的上二極管N區(qū)，與所述上二極管P區(qū)并列位于所述N-阱中；一個或多個并列的下二極管N區(qū)，位于所述P+隔離區(qū)之間的P-外延層中；一個或多個并列的下二極管P區(qū)，與所述下二極管N區(qū)并列位于所述P-外延層中；互連結(jié)構(gòu)，位于所述P-外延層上，包括連接所述TVS管N區(qū)與上二極管N區(qū)的互連線、連接所述TVS管P區(qū)與下二極管P區(qū)的互連線，以及連接所述上二極管P區(qū)與下二極管N區(qū)的互連線?？蛇x地，所述P+半導(dǎo)體襯底是電阻率為0. 005-0. 008 Q cm的P+硅襯底?？蛇x地，所述P-外延層的電阻率為15-20 Q *011?？蛇x地，P-外延層的厚度為7 15 iim?？蛇x地，所述N-阱的摻雜濃度為lE17_lE19/cm3?？蛇x地，所述瞬態(tài)電壓抑制器件還包括[0033]N+埋層，位于所述N-阱下方的P-外延層中?？蛇x地，所述多個上二極管P區(qū)與多個上二極管N區(qū)之間呈梳狀插指排列，所述多個下二極管P區(qū)與多個下二極管N區(qū)之間呈梳狀插指排列，所述多個TVS管P區(qū)與TVS管N區(qū)呈梳狀插指排列?？蛇x地，所述互連結(jié)構(gòu)為疊層結(jié)構(gòu)，包括依次位于所述P-外延層上的第一介質(zhì)層、第一金屬層、第二介質(zhì)層、第二金屬層以及鈍化層。與現(xiàn)有技術(shù)相比，本實用新型具有以下優(yōu)點本實用新型實施例的超低電容瞬態(tài)電壓抑制器件中，將上二極管、下二極管以及TVS管都集成在同一 P+半導(dǎo)體襯底上,有利于實現(xiàn)低成本和高性能。此外，本實施例中，P+隔離區(qū)延伸至與P+半導(dǎo)體襯底接觸,從而可以將P+半導(dǎo)體 襯底作為接地GND電極，無需從正面引出電極，不僅有利于減小芯片尺寸，而且還可以適用于多種不同的封裝形式，另外將P+半導(dǎo)體襯底直接作為接地GND電極引出，可以減少封裝時的I條金線，能夠極大地降低成本。

圖I是現(xiàn)有技術(shù)中一種超低電容TVS器件的電路結(jié)構(gòu)圖；圖2是本實用新型實施例的超低電容TVS器件的制造方法的流程示意圖；圖3至圖10是本實用新型的第一實施例的超低電容TVS器件的形成方法中各步驟對應(yīng)的剖面結(jié)構(gòu)示意圖；圖11是本實用新型的第二實施例的超低電容TVS器件的剖面結(jié)構(gòu)示意圖；圖12是本實用新型的第三實施例的超低電容TVS器件的剖面結(jié)構(gòu)示意圖；圖13是圖12的超低電容TVS器件的等效電路圖。
具體實施方式
現(xiàn)有技術(shù)中，超低電容TVS器件中的上二極管、下二極管和TVS管都采用的是分立器件，成本較高，而且性能受到連接導(dǎo)線材料性質(zhì)的影響。本實用新型實施例的超低電容瞬態(tài)電壓抑制器件中，將上二極管、下二極管以及TVS管都集成在同一 P+半導(dǎo)體襯底上,有利于實現(xiàn)低成本和高性能。此外，本實施例中，P+隔離區(qū)延伸至與P+半導(dǎo)體襯底接觸,從而可以將P+半導(dǎo)體襯底作為接地GND電極，無需從正面引出電極，不僅有利于減小芯片尺寸，而且還可以適用于多種不同的封裝形式，另外將P+半導(dǎo)體襯底直接作為接地GND電極引出，可以減少封裝時的I條金線，能夠極大地降低成本。下面結(jié)合具體實施例和附圖對本實用新型作進(jìn)一步說明，但不應(yīng)以此限制本實用新型的保護(hù)范圍。圖2示出了第一實施例的超低電容TVS器件的制造方法的流程示意圖，包括步驟S21，提供P+半導(dǎo)體襯底；步驟S22，在所述P+半導(dǎo)體襯底上形成P-外延層；步驟S23，對所述P-外延層進(jìn)行P型離子注入形成P+隔離區(qū)，所述P+隔離區(qū)延伸至所述P+半導(dǎo)體襯底；[0053]步驟S24，對所述P+隔離區(qū)之間的P-外延層進(jìn)行N型離子注入形成N-阱；步驟S25，對所述P-外延層進(jìn)行P型離子注入，以在所述N-阱中形成一個或多個并列的上二極管P區(qū)、在所述P+隔離區(qū)中形成一個或多個并列的TVS管P區(qū)、在所述P+隔離區(qū)之間的P-外延層中形成一個或多個并列的下二極管P區(qū)；步驟S26，對所述P-外延層進(jìn)行N型離子注入，以在所述N-阱中形成一個或多個并列的上二極管N區(qū)、在所述P+隔離區(qū)中形成一個或多個并列的TVS管N區(qū)、在所述P+隔 離區(qū)之間的P-外延層中形成一個或多個并列的下二極管N區(qū)；步驟S27，在所述P-外延層上形成互連結(jié)構(gòu)，所述互連結(jié)構(gòu)包括連接所述TVS管N區(qū)與上二極管N區(qū)的互連線、連接所述TVS管P區(qū)與下二極管P區(qū)的互連線，以及連接所述上二極管P區(qū)與下二極管N區(qū)的互連線。圖3至圖10示出了第一實施例中各個步驟對應(yīng)的剖面結(jié)構(gòu)示意圖，下面結(jié)合圖2和圖3至圖10進(jìn)行詳細(xì)描述。結(jié)合圖2和圖3，執(zhí)行步驟S21，提供P+半導(dǎo)體襯底30。P+半導(dǎo)體襯底30可以是P型摻雜的硅襯底、鍺硅襯底、IH-V族元素化合物襯底或本領(lǐng)域技術(shù)人員公知的其他半導(dǎo)體材料襯底，本實施例中所采用的是P+硅襯底，其電阻率優(yōu)選為0. 005-0. 008 Q cm,此外也可以拓展到0. 005-0. 02 Q cm。需要說明的是，在本文中P+表示P型重?fù)诫s，P-表示P型輕摻雜，N+表示N型重?fù)诫s，N-表示N型輕摻雜，其中重?fù)诫s和輕摻雜是相對的概念，表示重?fù)诫s的摻雜濃度大于輕摻雜的摻雜濃度，而并非對具體摻雜濃度范圍的限定。之后結(jié)合圖2和圖4，執(zhí)行步驟S22，在P+半導(dǎo)體襯底30上形成P-外延層31。P-外延層31的形成方法可以是化學(xué)氣相沉積(CVD)、外延生長等，其電阻率為15-20Q -cm.在本實施例中，P-外延層31的厚度為7 15iim。之后結(jié)合圖2和圖5，執(zhí)行步驟S23，對P-外延層31進(jìn)行P型離子注入形成P+隔離區(qū)32，P+隔離區(qū)32延伸至P+半導(dǎo)體襯底30。具體的，P+隔離區(qū)32的形成過程可以包括在P-外延層31上通過光刻、刻蝕等工藝形成離子注入窗口 ；在形成的離子注入窗口中注入P型離子(如硼離子等)形成P+隔離區(qū)32。其中P型離子注入的劑量可以通過TVS管的擊穿電壓和隔離濃度來綜合確定。形成P+隔離區(qū)32的過程還可以包括P型離子注入之后的退火，確保P+隔離區(qū)32能夠擴(kuò)散穿透P-外延層31并與P+半導(dǎo)體襯底30相連，以確保各個P+隔離區(qū)32之間的區(qū)域獨立不受影響，并且之后電源Vcc對地GND的電流能夠通過P+隔離區(qū)32流至P+半導(dǎo)體襯底30。之后結(jié)合圖2和圖6，執(zhí)行步驟S24，對P+隔離區(qū)32之間的P-外延層31進(jìn)行N型離子注入形成N-阱34。N-阱34的形成過程具體可以包括在P-外延層31上的部分區(qū)域通過光刻、刻蝕等工藝形成離子注入窗口 ；在該離子注入窗口中諸如N型離子(如磷、砷離子等)以形成N-阱34。其中形成的N-阱34的摻雜濃度為lE17-lE19/cm3。之后結(jié)合圖2和圖7，執(zhí)行步驟S25，對P-外延層31進(jìn)行P型離子注入，以在N-阱34中形成一個或多個并列的上二極管P區(qū)35、在所述P+隔離區(qū)中形成一個或多個并列的TVS管P區(qū)37、在所述P+隔離區(qū)32之間的P-外延層31中形成一個或多個并列的下二極管P區(qū)36。[0065]步驟S25具體可以包括使用硅的選擇氧化(LOCOS)工藝，在P-外延層31上定義出有源區(qū)(即定義出后續(xù)離子注入的注入窗口)；在定義的有源區(qū)范圍內(nèi)進(jìn)行P+離子注入，從而形成上二極管P區(qū)35、TVS管P區(qū)37和下二極管P區(qū)36。上二極管P區(qū)35、TVS管P區(qū)37和下二極管P區(qū)36的形成過程可以通過一步P+離子注入完成，也可以通過多步P+離子注入來進(jìn)行。至此，上二極管P區(qū)35和N-阱34就形成了上二極管，由于N-阱34的摻雜濃度較低，保證了上二極管的電壓較高而電容較小。之后結(jié)合圖2和圖8，執(zhí)行步驟S26，對P-外延層31進(jìn)行N型離子注入，以在N-阱34中形成一個或多個并列的上二極管N區(qū)38、在P+隔離區(qū)32中形成一個或多個并列的TVS管N區(qū)40、在P+隔離區(qū)32之間的P-外延層31中形成一個或多個并列的下二極管N區(qū)39。步驟S26中N型離子注入的注入窗口可以是之前采用LOCOS工藝定義有源區(qū)時定義的。上二極管N區(qū)38、TVS管N區(qū)40、下二極管N區(qū)39的形成過程可以通過一步N+離/子注入完成，也可以通過多步N+離子注入來進(jìn)行。N-阱34中形成有多個N區(qū)38和多個P區(qū)35(示意圖中為了簡明，只標(biāo)出了一個P區(qū)和兩個N區(qū))，這樣多個二極管并聯(lián)就形成了上二極管，以提高其ESD能力。至此，下二極管N區(qū)39和P-外延層31就形成了下二極管，同樣的，為提高其ESD能力，下二極管也是由多個二極管并聯(lián)而成(示意圖中為了簡明，只標(biāo)出了一個N區(qū)和兩個P區(qū))，另外由于P-外延層31的摻雜濃度較小，保證了下二極管電壓較高而電容較小。此外，TVS管N區(qū)40和其所處的P+隔離區(qū)32就形成了 TVS管(類似地，TVS管也可以由多個二極管并聯(lián)而成)。其耐壓受P+隔離區(qū)32的摻雜濃度的影響。 另外，上二極管P區(qū)35和上二極管N區(qū)38的數(shù)量可以是多個，并呈梳狀插指排列，即各上二極管P區(qū)35和上二極管N區(qū)38交錯排列。類似地，多個下二極管P區(qū)36和下二極管N區(qū)39之間也可以呈梳狀插指排列；多個TVS管P區(qū)37和TVS管N區(qū)40之間也可以呈梳狀插指排列。之后結(jié)合圖2和圖9、圖10，執(zhí)行步驟S27，在P-外延層31上形成互連結(jié)構(gòu)，該互連結(jié)構(gòu)包括連接TVS管N區(qū)40與上二極管N區(qū)38的互連線、連接TVS管P區(qū)37與下二極管P區(qū)36的互連線，以及連接上二極管P區(qū)35與下二極管N區(qū)39的互連線。具體的，上述互連結(jié)構(gòu)的形成過程可以首先參考圖9，在P-外延層31上形成第一介質(zhì)層41，第一介質(zhì)層41的材料可以是二氧化硅、摻雜或非摻雜的硅玻璃等，其形成方法可以是化學(xué)氣相沉積。之后通過光刻、刻蝕等工藝，在第一介質(zhì)層41上形成接觸孔，各個接觸孔分別暴露出上二極管N區(qū)38、上二極管P區(qū)35、下二極管P區(qū)36、下二極管N區(qū)39、TVS管P區(qū)37以及TVS管N區(qū)40。之后，繼續(xù)在第一介質(zhì)層41上形成疊層的互連結(jié)構(gòu)，包括在上述接觸孔中以及第一介質(zhì)層41的表面上形成金屬并圖形化，以形成第一金屬層，例如通過蒸發(fā)或濺射形成I. 0 u m的金屬招,再通過光刻、刻蝕形成第一金屬層；在第一金屬層上形成第二介質(zhì)層，例如沉積8000 A的氧化硅；對第二介質(zhì)層進(jìn)行刻蝕以形成通孔；在通孔中以及第二介質(zhì)層的表面上形成金屬并圖形化，以形成第二金屬層，例如蒸發(fā)或濺射2. Oym的金屬鋁，通過光亥IJ、刻蝕形成第二金屬層；之后在第二金屬層上形成鈍化層，例如采用化學(xué)氣相沉積形成氮化硅。在形成鈍化層之后，還可以對鈍化層進(jìn)行光刻、刻蝕等工藝以形成壓點，之后減薄背金，以完成超低電容TVS器件的形成過程。需要說明的是，為了簡化和示意，圖10中并沒有詳細(xì)地描繪出第一金屬層、第二介質(zhì)層、第二金屬層以及鈍化層的剖面結(jié)構(gòu)，僅是給出了互連結(jié)構(gòu)等效的電性連接。至此，本實施例形成的超低電容TVS器件 如圖10所示，包括P+半導(dǎo)體襯底30 ；P-外延層31，位于P+半導(dǎo)體襯底30上；P+隔離區(qū)32，形成于P-外延層31中并延伸至P+半導(dǎo)體襯底30 ;—個或多個并列的TVS管N區(qū)40，位于P+隔離區(qū)32中；一個或多個并列的TVS管P區(qū)37，與TVS管N區(qū)40并列位于P+隔離區(qū)32中；N_阱34，位于P+隔離區(qū)32之間的P-外延層31中；一個或多個并列的上二極管P區(qū)35，位于N-阱34中；一個或多個并列的上二極管N區(qū)38，與上二極管P區(qū)35并列位于N-阱34中；一個或多個并列的下二極管N區(qū)39，位于P+隔離區(qū)32之間的P-外延層31中；一個或多個并列的下二極管P區(qū)36，與下二極管N區(qū)39并列位于所述P-外延層31中；互連結(jié)構(gòu)，位于P-外延層31上，包括連接TVS管N區(qū)40與上二極管N區(qū)38的互連線、連接TVS管P區(qū)37與下二極管P區(qū)36的互連線，以及連接上二極管P區(qū)35與下二極管N區(qū)39的互連線。其中，P+半導(dǎo)體襯底30接地GND，TVS管N區(qū)40和上二極管N區(qū)38連接電源Vcc，上二極管P區(qū)35和下二極管N區(qū)39連接I/O通路，其等效電路與圖I相同，從而將整個TVS器件集成在同一 P+半導(dǎo)體襯底30上，有利于降低成本以及提高性能。此外，圖11示出了第二實施例的結(jié)構(gòu)示意圖，其與第一實施例類似，但是作為一個優(yōu)選的實施例，圖11還包括位于N-阱34下方的P-外延層31中的N+埋層33，其可以是在N-阱34形成之前通過N型離子注入來形成的，在形成N+埋層33之后再形成N-阱34。關(guān)于該超低電容TVS器件的更多信息請參考前述第一實施例中超低電容TVS器件的形成方法的具體描述。參考圖12和圖13，示出提供了超低電容TVS器件的第三實施例及其等效電路圖，與圖11中的超低電容TVS器件結(jié)構(gòu)相比，圖12中的TVS器件還包括了形成在P+隔離區(qū)32右側(cè)的與左側(cè)對稱的附加的上二極管和下二極管，其結(jié)構(gòu)與第一和第二實施例中的上二極管和下二極管相同。需要說明的是，其中的N+埋層33也是可選的。第三實施例中，在同一 P+半導(dǎo)體襯底30上形成了上二極管51、下二極管52、TVS管53，以及附加的上二極管54和下二極管55，即形成了多通道的超低電容TVS器件。需要說明的是，雖然第三實施例給出了兩通路的實施方式，但是在其他具體實施例中，還可以采用更多通路的實施方式。其中附加的上二極管54的N區(qū)與TVS管53的N區(qū)相連，附加的下二極管55的P區(qū)與TVS管53的P區(qū)相連，上二極管51的P區(qū)和下二極管52的N區(qū)作為第一 I/O通路I/01，附加的上二極管54的P區(qū)與附加的下二極管55的N區(qū)作為第二 I/O通路1/02。第一I/O通路1/01和第二 I/O通路1/02可以單獨使用，也可以同時分別使用。本實用新型雖然以較佳實施例公開如上，但其并不是用來限定本實用新型，任何本領(lǐng)域技術(shù)人員在不脫離本實用新型的精神和范圍內(nèi)，都可以做出可能的變動和修改，因此本實用新型的保護(hù)范圍應(yīng)當(dāng)以本實用新型權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求1.一種超低電容瞬態(tài)電壓抑制器件，其特征在于，包括 P+半導(dǎo)體襯底； P-外延層,位于所述P+半導(dǎo)體襯底上； P+隔離區(qū)，形成于所述P-外延層中并延伸至所述P+半導(dǎo)體襯底； 一個或多個并列的TVS管N區(qū)，位于所述P+隔離區(qū)中； 一個或多個并列的TVS管P區(qū)，與所述TVS管N區(qū)并列位于所述P+隔離區(qū)中； N-講，位于所述P+隔離區(qū)之間的P-外延層中； 一個或多個并列的上二極管P區(qū)，位于所述N-阱中； 一個或多個并列的上二極管N區(qū)，與所述上二極管P區(qū)并列位于所述N-阱中； 一個或多個并列的下二極管N區(qū)，位于所述P+隔離區(qū)之間的P-外延層中； 一個或多個并列的下二極管P區(qū)，與所述下二極管N區(qū)并列位于所述P-外延層中； 互連結(jié)構(gòu)，位于所述P-外延層上，包括連接所述TVS管N區(qū)與上二極管N區(qū)的互連線、連接所述TVS管P區(qū)與下二極管P區(qū)的互連線，以及連接所述上二極管P區(qū)與下二極管N區(qū)的互連線。
2.根據(jù)權(quán)利要求I所述的超低電容瞬態(tài)電壓抑制器件，其特征在于，所述P+半導(dǎo)體襯底是電阻率為0. 005-0. 02 Q cm的P+硅襯底。
3.根據(jù)權(quán)利要求2所述的超低電容瞬態(tài)電壓抑制器件，其特征在于，所述P+半導(dǎo)體襯底是電阻率為0. 005-0. 008 Q cm的P+硅襯底。
4.根據(jù)權(quán)利要求I所述的超低電容瞬態(tài)電壓抑制器件，其特征在于，所述P-外延層的電阻率為15-20 Q cm。
5.根據(jù)權(quán)利要求I所述的超低電容瞬態(tài)電壓抑制器件，其特征在于，P-外延層的厚度為7 15 u m0
6.根據(jù)權(quán)利要求I所述的超低電容瞬態(tài)電壓抑制器件，其特征在于，還包括 N+埋層，位于所述N-阱下方的P-外延層中。
7.根據(jù)權(quán)利要求I所述的超低電容瞬態(tài)電壓抑制器件，其特征在于，所述多個上二極管P區(qū)與多個上二極管N區(qū)之間呈梳狀插指排列，所述多個下二極管P區(qū)與多個下二極管N區(qū)之間呈梳狀插指排列，所述多個TVS管P區(qū)與TVS管N區(qū)呈梳狀插指排列。
8.根據(jù)權(quán)利要求I至7中任一項所述的超低電容瞬態(tài)電壓抑制器件，其特征在于，所述互連結(jié)構(gòu)為疊層結(jié)構(gòu)，包括依次位于所述P-外延層上的第一介質(zhì)層、第一金屬層、第二介質(zhì)層、第二金屬層以及鈍化層。
專利摘要本實用新型提供了一種超低電容瞬態(tài)電壓抑制器件，包括P+半導(dǎo)體襯底；P-外延層，位于P+半導(dǎo)體襯底上；P+隔離區(qū)，形成于P-外延層中并延伸至P+半導(dǎo)體襯底；TVS管N區(qū)，位于P+隔離區(qū)中；TVS管P區(qū)，與TVS管N區(qū)并列位于P+隔離區(qū)中；N-阱，位于P+隔離區(qū)之間的P-外延層中；上二極管P區(qū)，位于N-阱中；上二極管N區(qū)，與上二極管P區(qū)并列位于N-阱中；下二極管N區(qū)，位于P+隔離區(qū)之間的P-外延層中；下二極管P區(qū)，與下二極管N區(qū)并列位于P-外延層中；互連結(jié)構(gòu)，位于P-外延層上。本實用新型能將上、下二極管和TVS管都集成在同一芯片上，實現(xiàn)低成本和高性能。
文檔編號H01L27/08GK202473924SQ201120519678
公開日2012年10月3日 申請日期2011年12月13日 優(yōu)先權(quán)日2011年12月13日
發(fā)明者張常軍, 李昕華, 陳向東 申請人:杭州士蘭微電子股份有限公司, 杭州士蘭集成電路有限公司